Giá trị chip cao và bao bì 3D đang thay đổi vị trí và cách thức thực hiện các bài kiểm tra, thắt chặt thiết kế để có độ tin cậy và đẩy nhanh sự chuyển dịch của các công cụ từ phòng thí nghiệm sang phòng thí nghiệm
Tích hợp không đồng nhất và các thiết kế theo miền cụ thể hơn đang gây ra một loạt sự gián đoạn cho các nhà sản xuất chip, các quy trình và phương pháp luận đã được kiểm chứng hoàn thiện, kéo dài thời gian sản xuất chip và cuối cùng làm tăng chi phí ở mọi nơi. Không giống như trước đây, khi mỗi nút mới bao gồm một tiến trình được biên soạn chặt chẽ của các bước quy trình đã được kiểm tra và chứng minh, các nhà sản xuất và lắp ráp giờ đây phải cân nhắc nhiều lựa chọn quy trình khác nhau ảnh hưởng đến thị trường nào họ phục vụ, thiết bị họ mua và đối tác của họ .
Tất cả các nhà cung cấp thử nghiệm, kiểm tra và đo lường đều đang được kêu gọi làm nhiều hơn và làm nhanh hơn. Nhưng khi các thiết kế ngày càng phức tạp và khi mối quan tâm về độ tin cậy gia tăng trên các thị trường cuối cùng khác nhau, những thách thức lớn nảy sinh trong các luồng quy trình. Trong một số trường hợp, có nhiều điểm kiểm tra và thanh tra hơn. Ở những người khác, không phải lúc nào cũng rõ ràng các công nghệ khác nhau nên được triển khai ở giai đoạn nào. Ví dụ, tùy thuộc vào loại gói, các đầu dò có thể không tiếp xúc được với tất cả các phần của thiết kế không đồng nhất.
John Kibarian, Giám đốc điều hành của PDF Solutions, cho biết: “Nó từng là nơi mà tất cả giá trị nằm ở đầu [sản xuất chip]. “Bạn sẽ kiểm tra phân loại wafer, và sau đó đóng gói đạt năng suất 99%, kiểm tra cuối cùng năng suất 99%, và sau đó bạn đã hoàn thành. Bây giờ, có rất nhiều giá trị gia tăng trong bước đóng gói đó - bởi vì bạn đang đặt rất nhiều thành phần khác lại với nhau, bao gồm một số thành phần rất có giá trị trong nhiều trường hợp và bạn đã có thêm nhiều điểm chèn thử nghiệm, kiểm tra cuối cùng, hậu ghi -in, kiểm tra mức hệ thống - loại wafer đó đang ở giữa luồng. Trong quá khứ, phân loại wafer chỉ đơn giản là 'go / no-go', nhưng bây giờ thông tin đó có giá trị về phía hạ lưu. "
Giá trị chung của nhiều điểm chết trong một gói và việc nhận biết rằng một chip hoặc kết nối kém có thể biến một mô-đun có giá trị thành phế liệu, đang xâm nhập vào mọi khía cạnh của quy trình sản xuất. Khi giá trị của toàn bộ mô-đun hoặc chip tăng lên, thì sự cần thiết phải đảm bảo chức năng của mọi thành phần và quy trình.
Seth Prentice, tổng giám đốc phụ trách năng lượng và thiết bị tương tự tại Teradyne cho biết: “Chúng tôi nhận thấy tầm quan trọng hơn của việc kiểm tra chất lượng cao ở đầu dò. “Nếu bạn có một thiết bị trong mô-đun bị lỗi, năng suất của bạn sẽ giảm ở lần kiểm tra cuối cùng và nó sẽ đắt hơn rất nhiều. Có nhiều khuôn, một bộ xử lý với bộ gia tốc, DC-to-DC… Mọi hỏng hóc đều đắt hơn nhiều ”.
Tuy nhiên, việc ngăn chặn thất bại ngày càng khó hơn. Các nhà sản xuất chip nhấn mạnh sự khác biệt theo miền và trong các miền, điều này dẫn đến hoạt động sản xuất nhỏ hơn. Điều đó được kết hợp bởi nhu cầu gần như phổ biến về thời gian bán ra thị trường nhanh hơn, giúp giảm bớt thời gian để tinh chỉnh các quy trình sản xuất và lắp ráp. Trên thực tế, một trong những động lực chính đằng sau chiplet là khả năng sử dụng các thành phần đã được xác minh trước và thử nghiệm trước bằng cách sử dụng chiến lược kết nối liên thông đã được chứng minh, nơi năng suất có thể được kiểm soát chặt chẽ hơn. Nhưng ngành công nghiệp bán dẫn vẫn còn một chặng đường dài phía trước để hầu hết các nhà sản xuất chip có thể chọn chiplet từ menu và biết rằng hệ thống sẽ hoạt động như mong đợi. Trong khi đó, các nhà sản xuất chip phải vật lộn với nhiều sự thay đổi về công nghệ và kinh doanh, và các nhu cầu xung đột có ảnh hưởng khác nhau đến tất cả chúng.
Điều đó tạo thêm áp lực để giải quyết các vấn đề sớm hơn trong dòng chảy. Hector Lara, giám đốc và giám đốc kinh doanh tại Bruker, cho biết: “Ngày càng có nhiều áp lực để giải quyết mọi thứ ở cấp độ R & D và các dây chuyền thử nghiệm trước khi đưa sản phẩm vào sản xuất”. “Fabs không muốn trải qua quá trình sản xuất tốn kém và sau đó cố gắng giảm chi phí thử nghiệm từ 7% đến 2%. Sau khi đi vào sản xuất, họ muốn ở mức 2% [tổng chi phí sản xuất]. Đó là một thách thức rất lớn, vì đồng thời, họ đang cố gắng tăng độ tin cậy. Vì vậy, có nhiều áp lực hơn đối với các nhóm R&D, và các dây chuyền thí điểm sẽ lâu hơn một chút ”.
Những người khác báo cáo sự thay đổi tương tự. Andrew Cross, giám đốc giải pháp kiểm soát quy trình tại KLA cho biết: “Trong giai đoạn R & D hoặc giai đoạn nâng cao năng suất, việc áp dụng sớm lấy mẫu nhiều lớp cung cấp khả năng học tập sớm để giảm thiểu các cơ chế lỗi mới và tái diễn. “Với việc tăng cường áp dụng cách tạo mẫu phơi sáng đơn EUV và sự ra đời của các phương pháp đa mẫu EUV cho các lớp BEOL, việc kiểm tra độ nhạy cao với độ phủ đầy đủ của tấm wafer là điều cần thiết để nắm bắt các loại và kích thước khuyết tật quan trọng, đồng thời cung cấp chữ ký mức khuôn và tấm wafer thông tin cần thiết để giải quyết các vấn đề quy trình đầy thách thức. ”
Đây là một thử thách không hề nhỏ ở nhiều cấp độ. Trong các thiết kế nút tiên tiến, chất điện môi và kim loại ngày càng mỏng hơn, cũng như các vật liệu mới như ruthenium và coban trên chip hoặc rhodium trong bao bì, có thể ảnh hưởng đến các phương pháp kiểm tra. Việc thu nhỏ kích thước và các ứng dụng mới cũng gây khó khăn cho việc xác định liệu quang sai do biến thể quy trình gây ra có trở thành lỗi thực sự (tức là gây ra lỗi thiết bị) hay không hay nó sẽ tồn tại tiềm ẩn trong suốt thời gian dự kiến của nó. Điều này đặc biệt đáng lo ngại với các chip logic trong các ứng dụng ô tô, nơi có thể sử dụng cùng một thiết kế trong các điều kiện môi trường rất khác nhau.
Về mặt kiểm tra, hệ số phản xạ có thể thay đổi đáng kể theo vật liệu và độ cao khác nhau của các thành phần khác nhau. Subodh Kulkarni, Giám đốc điều hành của CyberOptics cho biết: “Số lượng hoán vị thật đáng kinh ngạc. “Và nó không chỉ là số lớp. Đó cũng là các thành phần thụ động đang xuất hiện. Interposers đang tạo ra một hương vị khác. Mọi người đều trộn lẫn và kết hợp, và mọi công ty dường như đang làm việc riêng của mình. Họ thậm chí còn có thuật ngữ riêng của họ ”.
Kết quả là nhiều bước hơn, nhưng không phải lúc nào cũng theo thứ tự hoặc cùng một lúc. Kulkarni nói: “Nếu bạn quay trở lại cách đây ba năm, các công ty mới hoặc các công ty interposer không thực sự nghĩ đến việc kiểm tra vào thời điểm đó. “Họ đang xem xét những gì có thể xảy ra sai sót. Bây giờ, họ đang nói rằng không có gì có thể sai và họ bắt đầu thấy giá trị của việc kiểm tra định kỳ nhiều hơn gần với các bước của quy trình, và sau đó là xác minh cuối cùng. Vì vậy, có nhiều bước hơn, và chắc chắn có nhiều biến thể hơn của những gì đang được thực hiện ở mỗi bước. "
Làm nhanh hơn
Điều trở nên rõ ràng trong các chip và gói tiên tiến là các mục tiêu xung đột của các nhóm khác nhau. Luôn có động lực giảm chi phí, đơn giản hóa thiết kế và nâng cao độ tin cậy. Đồng thời, nhiều tùy biến hơn đang được thêm vào các thiết kế, khiến chúng ngày càng phức tạp và khó bắt mọi lỗi có thể xảy ra hơn ..
Điều này thể hiện rõ ràng ở phía chip 5G, nơi mà việc kiểm tra đang trở nên khó khăn hơn nhiều. Adrian Kwan, giám đốc phát triển kinh doanh cấp cao tại Advantest cho biết: “Việc kiểm tra vốn đã rất phức tạp và việc tích hợp không đồng nhất chắc chắn không làm cho nó dễ dàng hơn. “Thời gian thực hiện các quy trình quét phức tạp ngày càng tăng, điều này đang tạo ra thách thức cho toàn ngành. Thách thức là giữ chi phí thấp bằng cách giảm thời gian kiểm tra và vẫn cung cấp đủ phạm vi kiểm tra. Điều này đang được thực hiện, nhưng thời gian thử nghiệm ngày hôm nay vẫn dài hơn 3 lần so với trước đây. Vì vậy, chúng tôi đang làm việc để cải thiện quy trình, cách nó đang được thử nghiệm và chúng tôi đang khám phá những cách sáng tạo để làm điều đó. ”
Trong khi các công ty làm việc để xác định các bước thử nghiệm gia tăng giá trị tại các địa điểm lý tưởng, họ đang tăng cường nỗ lực song song hóa bất cứ khi nào có thể. Dennis Keough, sản phẩm cấp cao cho biết: “Bạn cần mật độ thiết bị đo đạc cao hơn hoặc một tập hợp thiết bị đo đạc rộng hơn, vì vậy bạn có thể tiếp tục thử nghiệm với cùng một mức độ song song, cùng một số lượng thiết bị, để tiếp tục thúc đẩy tính kinh tế. quản lý thử nghiệm ô tô tại Teradyne.
Mặt khác, bởi vì sự tập trung ngày càng nhanh vào độ tin cậy và giá trị tập thể của các thành phần trong tích hợp không đồng nhất, các cơ hội mới đang mở ra cho các thiết bị đã đứng bên lề trong nhiều năm vì nó quá chậm. Điều này đặc biệt rõ ràng với các công nghệ như kiểm tra bằng tia X, chẳng hạn, vốn được sử dụng tương đối ít trong sản xuất. Động lực lớn cho loại thiết bị này là bao bì tiên tiến và 3D-IC, bởi vì không có cách nào khác để phân tích gói / mô-đun một khi nó được niêm phong.
Paul Ryan, phó chủ tịch kiêm tổng giám đốc kinh doanh tia X của Bruker cho biết: “Các kỹ sư muốn biết thành phần của mỗi lớp trong ngăn xếp tấm nano Si / SiGe. “Khi chúng tôi chuyển sang bước sóng 3nm, XRF lấp đầy một loại ứng dụng thích hợp mà quang học thực sự gặp khó khăn. Nó cũng giúp rất nhiều phép đo này có thể được thực hiện trên các khu vực rộng lớn hơn. Chúng tôi không bị mắc kẹt với hộp 50µm, vốn luôn là một vấn đề. Nếu ứng dụng yêu cầu phép đo độ dày thuần túy của một lớp đơn hoặc một vài lớp, thì quang học có xu hướng thực hiện nó. Nhưng có thông tin bổ sung mà tia X có thể thêm vào, như trạng thái căng thẳng trong các ngăn xếp bộ nhớ thay đổi pha. Có rất nhiều kỹ thuật biến dạng đã hoạt động trở lại khi tia X được sử dụng rộng rãi chỉ để theo dõi trạng thái biến dạng (trong các vùng nguồn / thoát của FET). Với các lớp được phân loại, bạn thực sự có thể đi sâu vào vấn đề 'Đó là ứng suất trong mặt phẳng hay ngoài mặt phẳng? Nó có thư thái không? Nó có căng hoàn toàn không? ' Có một lượng lớn thông tin. "
Hình 1. Đèn huỳnh quang tia X gắn cờ các vết sưng bị lỗi đồng thời theo dõi nồng độ bạc trong các vết hàn SnAg. Nguồn: Bruker
Trong gần hai thập kỷ, rào cản lớn nhất đối với sự tiến bộ của chất bán dẫn là kỹ thuật in thạch bản. Máy quét EUV sản xuất đến muộn hơn một số điểm so với dự kiến, nhưng điều đáng chú ý là nó buộc toàn bộ ngành công nghiệp phải thoải mái với nhiều kiểu mẫu. Với sự ra đời của các công cụ EUV, EUV NA cao và đa dạng, kỹ thuật in thạch bản không còn là nút thắt cổ chai và việc mở rộng quy mô vẫn tiếp tục. Theo cách tương tự, bình quang EUV, sử dụng công nghệ in thạch bản ngược để cho phép các hình dạng cong, làm tăng đáng kể mật độ và độ chính xác của những gì được in trên khuôn.
Giờ đây, các thách thức về kỹ thuật in thạch bản đã được giải quyết - hoặc ít nhất là đã được giải quyết - ngành công nghiệp cũng phải tập trung tăng cường sự chú ý vào một loạt các thách thức tích hợp, đặc biệt là đảm bảo độ tin cậy của các chip sử dụng đầy đủ trục Z. Một số chip tiên tiến nhất giống như các thành phố thu nhỏ - với các cột trụ, vias có độ cao khác nhau, bóng bán dẫn 3D, đường truyền, và nhiều bộ nhớ và máy gia tốc có kích thước khác nhau, tất cả đều được xếp cùng nhau.
Dữ liệu tốt hơn, tích hợp dữ liệu tốt hơn
Giải pháp cho nhiều vấn đề này nằm ở việc xây dựng cơ sở hạ tầng để tận dụng tốt hơn dữ liệu thu thập được .. Mỗi điểm chèn của mọi quy trình đều tạo ra dữ liệu. Với hình ảnh đo lường, điều này có thể nhanh chóng biến thành hàng terabyte dữ liệu. Mặc dù một số điều này có thể được cắt giảm, chẳng hạn như sử dụng học máy để khai thác những gì quan trọng và loại bỏ phần còn lại, giá trị thực sự nằm ở việc tích hợp dữ liệu và tận dụng nó để cải thiện năng suất và độ tin cậy.
Steve Pateras, giám đốc cấp cao của bộ phận tiếp thị và phát triển kinh doanh tại Synopsys cho biết: “Nếu tôi có kiến thức về thử nghiệm cấp wafer hoặc thông tin mô tả đặc tính thiết kế của mình, tôi có thể muốn sử dụng thông tin này trong lĩnh vực này để tìm hiểu xu hướng. “Và tương tự như vậy, nếu tôi nhận được thông tin về lỗi, chẳng hạn như sự suy giảm trong đường dẫn tín hiệu và độ trễ tăng lên theo thời gian, tôi muốn có thể tương quan thông tin đó với dữ liệu wafer ban đầu của mình hoặc thậm chí đưa nó trở lại thiết kế. Chắc chắn có mong muốn cung cấp dữ liệu về phía trước và phía sau. Điều đó hoạt động ngày nay nếu bạn là một công ty tích hợp hoàn toàn và bạn đang thiết kế chip của riêng mình. Đối với các công ty khác, chúng tôi sẽ phải tìm cách chia sẻ một số dữ liệu đó. "
Một điều có thể giúp ích trong vấn đề đó là phân lớp dữ liệu. Mike McIntyre, giám đốc quản lý sản phẩm phần mềm tại Onto Innovation, cho biết: “Khi mọi người nói về một hồ dữ liệu, dữ liệu có ở đó hoặc không có”. “Nhưng khi chúng tôi vào hệ thống này với một kho dữ liệu có tổ chức, chúng tôi có thể xếp lớp dữ liệu đó chồng lên nhau. Nói cách khác, việc giữ một loại khuyết tật cụ thể tại một vị trí khuyết tật cụ thể mà khuôn bế có một thời gian tồn tại nhất định, nói chung. Chúng tôi không xóa dữ liệu đó, nhưng chúng tôi lưu trữ nó. Chúng tôi nắm giữ lớp thông tin đó về số lượng khuyết tật trên khuôn đó, hoặc trên tấm wafer đó, trong một khoảng thời gian dài hơn. Và sau đó, bạn tiếp tục truyền bá điều đó từ khuôn đến tấm wafer cho đến rất nhiều, có thể là công nghệ, và dữ liệu đó được phân lớp thông qua nó. Ngày nay, nếu bạn nhìn vào chuỗi cung ứng chất bán dẫn, chỉ cần thời gian sản xuất là 120 đến 160 ngày. Sau đó, khi bạn thêm cụm bo mạch và kiểm tra bo mạch, sau đó đặt chúng lại với nhau trong một máy chủ, bạn đang nói có thể từ 12 đến 18 tháng trước khi một con chip kể từ khi bắt đầu quy trình được bán ra thị trường. "
Một trong những lợi thế lớn để tổ chức dữ liệu thành một kho lưu trữ là thông tin lưu trữ có thể được truy xuất nhiều năm sau đó, điều này đặc biệt quan trọng khi các công ty tham gia vào một dự án được mua lại hoặc thất bại. Nhưng dữ liệu cũng thay đổi theo thời gian và các công cụ được sử dụng để sắp xếp nó cũng vậy. “Đưa dữ liệu trở lại từ cơ sở dữ liệu Oracle 5 và đưa nó vào cơ sở dữ liệu Oracle 19 không phải là một nhiệm vụ dễ dàng,” McIntyre lưu ý.
DFT / DFY / DFD
Tất cả những thay đổi và thách thức này cũng có tác động đến quá trình phát triển. Trong nhiều thập kỷ, các fabs có thể khắc phục nhiều vấn đề cơ bản, chẳng hạn như vi phạm bố trí hoặc các vấn đề về nguồn điện bằng cách áp dụng các quy tắc thiết kế được xây dựng tốt, dựa trên lịch sử trước đó và nhiều dải bảo vệ. Các quy tắc thiết kế đó tiếp tục phát triển với mức độ phức tạp ở mỗi nút mới, nhưng không còn đủ lợi nhuận cho phía sản xuất để khắc phục các sự cố trong quá trình sản xuất, bởi vì dải bảo vệ ở các nút tiên tiến nhất làm giảm hiệu suất và tăng sức mạnh.
Vì vậy, các fabs đã chuyển vấn đề sang bên trái trong luồng, trước khi mã GDS II thậm chí được gửi đến fab. Do đó, các công cụ EDA cần được tích hợp chặt chẽ hơn nhiều vào quy trình để làm cho chúng hoạt động. Nhưng thiết kế cho thử nghiệm, cho năng suất và ngày càng nhất quán dữ liệu, đang phải đối mặt với những khó khăn và thách thức tương tự như sản xuất, bởi vì những phương pháp luận này về cơ bản đã trở thành một phần mở rộng của các quy trình fab. Và trong khi chúng là những yếu tố quan trọng của cái được gọi là quản lý vòng đời silicon - trải dài từ kiến trúc ban đầu cho đến quá trình sản xuất và đưa vào thực địa - thì điều này đòi hỏi sự hiểu biết về các sắc thái và biên soạn các bước quy trình khác nhau trước khi chip được chế tạo.
Nó cũng yêu cầu các nhóm thiết kế phải đề phòng các vấn đề mới chưa từng được giải quyết trong quá khứ. Lee Harrison, IC ô tô cho biết: “Chúng tôi đã mở rộng khả năng phần mềm của mình một cách rộng rãi để bao gồm những thứ như loại lỗi khu vực lân cận bắc cầu tiên tiến - loại thứ có thể tiềm ẩn trong sản xuất nhưng có thể chưa được phát hiện trong quá khứ”. quản lý giải pháp thử nghiệm tại Siemens EDA. “Có khả năng mở rộng về mặt thử nghiệm sản xuất, nhưng điều đó chỉ đảm bảo các thiết bị này không bị lỗi ở mức có thể. Sau đó, họ đi vào bất kỳ thiết bị nào mà họ đang được tích hợp sẵn và chúng tôi đảm nhận phần kiểm tra hệ thống và phân tích nhúng. Trong quá trình thử nghiệm hệ thống, chúng tôi có khả năng chạy lại một loại phạm vi giới hạn của các thử nghiệm sản xuất. Chất lượng không cao như các thử nghiệm sản xuất thuần túy, nhưng nó khá tốt. Vì vậy, bạn đã có khả năng bao quát tốt về các lỗi sản xuất, trong khi một con chip nằm trong hệ thống ngoài hiện trường và chúng tôi đã có công nghệ phân tích nhúng, có thể xem xét mọi thứ từ phần mềm xấu đến các cuộc tấn công an ninh mạng và bất kỳ điều gì khác lạ xảy ra trên thiết bị. "
Con đường phía trước
Tuy nhiên, theo kịp tất cả những thay đổi trên chip hoặc trong quá trình sản xuất chỉ là một phần của thách thức. Các chip nút tiên tiến hiện đang được sử dụng trong các ứng dụng quan trọng về an toàn, chẳng hạn như ô tô và máy bay không người lái. Trong các ứng dụng như trung tâm dữ liệu, các chip đó đang được đóng gói với các chip khác, thường sử dụng hỗn hợp các nút. Trong mọi trường hợp, ngày càng có nhiều nhu cầu về độ tin cậy cao giúp dự đoán các lỗi tiềm ẩn trong suốt vòng đời của chip, bất kể ứng dụng cuối là gì.
Điều đó đòi hỏi phải suy nghĩ lại về mọi bước quy trình trong nhà máy và nhà lắp ráp. Marc Hutner, giám đốc cấp cao về tiếp thị sản phẩm của proteanTecs cho biết: “Các kỹ sư thử nghiệm thường chỉ xem xét thử nghiệm bị mắc kẹt, đây là một vấn đề rất cục bộ. “Bây giờ chúng ta đang đi đến điểm mà bạn có thể nhận được thông báo và thông tin chi tiết. Và khi sự tích hợp ngày càng nhiều, bạn có thể bắt đầu thấy đủ loại mối quan hệ mới. Khi chúng tôi thu thập dữ liệu từ bên trong một phần của khuôn và bong bóng lên đến mức khuôn, bạn có thể bắt đầu xem xét điều này ở nhiều cấp độ, cũng như từ quan điểm đóng gói nâng cao. Vì vậy, thay vì chỉ là một lần vượt qua / thất bại 'bị mắc kẹt' trên một liên kết, bạn có thể hiểu tình trạng của một liên kết. Và nếu bạn có một chút gập ghềnh hoặc chênh vênh trên con đường của mình, bạn có thể thấy tác động của nó là gì. Vì vậy, nếu có điều gì đó bạn không nhìn thấy trước khi gửi chip ra khỏi cửa trong quá khứ, thì bây giờ bạn có thể xác định liệu bạn có phải lo lắng về điều đó hay không. "
Hay nói một cách đơn giản hơn, khi bạn đang lái xe với tốc độ 70 dặm một giờ và có một vật thể hoặc một người trên đường, bạn sẽ mong đợi chiếc xe của mình phản ứng một cách thích hợp và có thể đoán trước được. Điều đó có nghĩa là các chip trong xe phải hoạt động trong các thông số do nhà sản xuất đặt ra, bất kể thiết kế phức tạp đến mức nào, kiểm tra hoặc kiểm tra khó khăn đến đâu - và bất kể xe có giá bao nhiêu.
- Laura Peters đã đóng góp cho báo cáo này.
Liên quan đến chuyện
Những điều chưa biết làm tăng chi phí cho độ tin cậy của IC tự động
Các bài viết Những thay đổi cơ bản trong quy trình sản xuất vi mạch xuất hiện đầu tiên trên Kỹ thuật bán dẫn.