Bởi Anthony Mastroianni và Gordon Allan, Siemens EDA

IC 3D là một phần mở rộng thú vị và đầy hứa hẹn của công nghệ đóng gói tiên tiến không đồng nhất vào chiều thứ ba. Mặc dù không còn là xu hướng chủ đạo, nhưng thời của IC 3D đang đến, khi các nỗ lực tiêu chuẩn hóa chiplet và phát triển công cụ hỗ trợ bắt đầu làm cho IC 3D trở nên khả thi và mang lại lợi nhuận cho nhiều người chơi hơn – lớn và nhỏ – và các sản phẩm có quy trình sản xuất nhỏ hơn.

IC 3D cho phép các công ty phân vùng thiết kế và tích hợp IP silicon tại nút quy trình và quy trình phù hợp nhất, cung cấp độ trễ thấp, chuyển động dữ liệu băng thông cao, chi phí sản xuất thấp hơn, năng suất wafer cao hơn, tiêu thụ điện năng thấp hơn và tổng chi phí thấp hơn.

IC 3D và thiết kế dựa trên chiplet có khả năng đẩy nhanh tốc độ đổi mới của ngành công nghiệp bán dẫn và vượt qua tốc độ của Định luật Moore.

Hình 1: Trong thiết kế vi mạch 3D, một số chiplet và một SoC tùy chọn được gắn và kết nối với nhau trong một gói duy nhất sử dụng giao diện chiplet-to-chiplet tốc độ cao, băng thông rộng.

IC 3D cho phép các nhóm thiết kế đóng gói nhiều chức năng gần nhau hơn và đạt được mức độ tích hợp và hiệu suất hệ thống cao hơn trong một diện tích nhỏ nhanh hơn và trong một số trường hợp tiết kiệm hơn so với khả năng triển khai hệ thống nguyên khối trên chip (SoC) truyền thống.

Không có gì lạ khi đã có rất nhiều sự tăng trưởng và phát triển trong lĩnh vực đóng gói không đồng nhất tiên tiến và IC 3D trong vài năm qua.

Nhưng để đạt được tiềm năng đầy đủ của vi mạch 3D đòi hỏi các phương pháp thiết kế mặt trước hiệu quả về chi phí cho phép các kỹ sư và kiến ​​trúc sư đánh giá sự phân nhánh của các vi kiến ​​trúc khác nhau về kích thước vật lý, công suất, hiệu suất và chi phí sản xuất, trong số những thứ khác.

Khởi đầu thuận lợi trên 3D IC

Công nghệ vi mạch 3D có thể áp dụng cho nhiều thị trường sử dụng cuối cho vi mạch, bao gồm hàng không vũ trụ và không gian, điện toán hiệu suất cao và các ứng dụng tiêu dùng. Đây là một trong nhiều lý do tại sao IC 3D là công nghệ mà mọi nhóm thiết kế và xác minh SoC đầu cuối nên làm quen.

Làm cho mô hình này chuyển sang quy trình thiết kế tích hợp không đồng nhất đòi hỏi phải hiểu một số khía cạnh của thiết kế và xác minh vi mạch 3D mặt trước.

Đóng gói và phân vùng đã đủ khó trong luồng SoC một khuôn. Việc đưa tích hợp không đồng nhất và bộ ba vào hỗn hợp làm tăng cả cơ hội và độ phức tạp của thiết kế. Vì vậy, các kiến ​​trúc sư SoC cần phải đánh giá và thu hẹp các tùy chọn kiến ​​trúc của họ thậm chí sớm hơn trong quy trình.

Họ cần biết những bước đệm đưa họ đến đó.

• Đưa ra các quyết định về kiến ​​trúc xung quanh việc đóng gói, phân vùng và tái sử dụng ảnh hưởng đến kiến ​​trúc chức năng của IC.
• Hiểu cách xây dựng các kết nối giao diện: cách giao tiếp từ đầu đến cuối và cách thiết kế kênh liên lạc đó.
• Xác minh giao diện chính: cách tích hợp và xác minh tất cả các kết nối chết-to-die đó bằng các giao thức tiêu chuẩn và giao diện bộ nhớ.

Hình 2: Quy trình lập kế hoạch kiến ​​trúc vi mạch 3D cho phép các nhà thiết kế hệ thống và/hoặc RTL nắm bắt nhanh chóng các kiến ​​trúc thiết kế khả thi của các kịch bản thiết kế tích hợp không đồng nhất, bao gồm các thành phần chiplet — tức là chip-to-chip (CTC) — và khuôn tiêu chuẩn die (DTD), sử dụng thư viện các mô hình IP kết nối chung— tức là CDK.

Một số quyết định đóng gói và phân vùng nên được đưa ra trước từ các tiêu chí và kinh nghiệm cố định. Các quyết định đóng gói và phân vùng khác sẽ được quyết định trong giai đoạn khám phá và định nghĩa kiến ​​trúc bằng cách đánh giá một số tùy chọn và chọn một tùy chọn đáp ứng các yêu cầu phát triển. Những người khác sẽ được hoãn lại cho đến khi dự án có đủ các ẩn số kỹ thuật được giải quyết để hoàn thiện các quyết định này.

Kết luận

Sự ra đời của công nghệ mới này mang lại những cơ hội tuyệt vời trước đây không có cho các kiến ​​trúc sư chip. Nó bổ sung thêm nhiều công cụ hơn vào bộ công cụ thiết kế và thêm một mức độ tự do kiến ​​trúc chưa từng tồn tại trước đây. Nhưng cùng với đó là cần phải xem xét tác động đối với toàn bộ quy trình thiết kế và sản xuất cũng như các chi phí liên quan.

Để có phần giới thiệu sâu hơn về các cách mà phân tích dự đoán sẽ cải thiện thiết kế vi mạch 3D, các phương pháp tiếp cận thiết kế vi mạch 3D mặt trước hiệu quả nhất về chi phí và nền tảng mà Siemens EDA đang đặt ra để cung cấp thiết kế vi mạch 3D hiệu quả hơn, dễ tiếp cận hơn và có lợi hơn quy trình, hãy xem Sách điện tử mới Khai thác toàn bộ tiềm năng của vi mạch 3D với quy hoạch kiến ​​trúc mặt trước từ Siemens EDA.

Với Siemens EDA là đối tác của họ, các công ty có thể bắt đầu thiết kế các thiết bị vi mạch 3D của ngày mai ngay hôm nay. Siemens ở đây để giúp khách hàng của chúng tôi sẵn sàng, thiết lập và bắt đầu với các thiết kế gói không đồng nhất IC 3D của họ.

Gordon Allan là Giám đốc Sản phẩm IP Xác minh Questa tại Siemens EDA. Allan là một trong những kiến ​​trúc sư và nhà phát triển của Accellera UVM và chịu trách nhiệm về Sách dạy nấu ăn UVM trên Học viện xác minh. Trước khi gia nhập ngành EDA, ông đã có hơn 18 năm kinh nghiệm thiết kế và kiểm tra SoC trong vai trò kỹ sư trưởng và tư vấn cấp cao.