IEDM バズ – インテルが新しい縦型トランジスタのスケーリング技術革新をプレビュー - Semiwiki

IEDM バズ – インテルが新しい垂直トランジスタのスケーリング技術革新をプレビュー

65年以上にわたり、 IEEE 国際電子デバイス会議 (IEDM) は、半導体および電子デバイス技術、設計、製造、物理学、およびモデリングの分野における技術的進歩を報告する世界有数のフォーラムです。私がこれを投稿している現在、カンファレンスはサンフランシスコで進行中であり、インテルはムーアの法則を拡張するための一連のこれまでにない進歩を発表しています。カンファレンスで発表される革新的なパレットは、デバイスの垂直スケーリングへの新たな道を切り開き、2030 年までにパッケージ上に XNUMX 兆個のトランジスタを搭載する機会が開かれます。これはいくつかの部分からなるストーリーです。ここでは、Intel が IEDM で新しい垂直トランジスタスケーリング技術革新をどのようにプレビューするかについて詳しく説明します。

インパクト

過去 50 年ほどにわたってムーアの法則によってもたらされた驚異的な指数関数的スケーリングについては誰もが知っています。また、最近ではムーアの法則の一枚岩の影響が鈍化しつつあることも見てきました。マルチダイ設計により、業界が依存するようになった密度の指数関数的な増加がさらに進んでいます。しかし、それだけではありません。オンチップのトランジスタ密度スケーリングは健在であり、半導体業界の健全性に大きく貢献していることが判明しました。

そして、ムーアの法則の発祥の地であるインテルは、エネルギーを供給するイノベーションで先導しています。 両言語で モノリシックおよびマルチダイのトレンド。マルチダイ設計を推進するための高度なパッケージングの分野では、次の内容を読むことができます。インテルのガラス基板によるイノベーションがここにある。この投稿の主題は、もう XNUMX つのトレンドであるモノリシックトランジスタのスケーリングを促進するためにインテルが何を行っているかということです。これは Z 軸の革新の物語です。デバイスを互いに積み重ねて、同じエリアでより多くのデータを配信する方法。

ここで克服すべき基本的な障壁が XNUMX つあることがわかりました。まず、CMOS デバイスを積層して信頼性の高い高性能特性を実現する方法です。次に、信頼性とパフォーマンスを低下させることなく、これらのデバイスに電力を供給する方法です。今週の IEDM では、これらの問題に対処するいくつかのイノベーションを紹介する一連のプレゼンテーションが行われます。詳細は次のとおりです…

インテルの発表のプレビュー

私は幸運にも IEDM 前のブリーフィングに参加することができ、インテルの高度な研究者の一部が IEDM で発表された内容をプレビューしました。以下は彼らのコメントの要約です。

最初に話したのは Paul Fisher 氏、Intel チップメソスケールプロセッシングコンポーネント研究担当ディレクター。ポールはコンポーネント研究グループの紹介から始めました。同氏は、この組織がムーアの法則を前進させ、インテルの製品とサービスを可能にする革新的なプロセスとパッケージング技術のオプションを提供する責任があると説明しました。このグループから生まれ、市販のインテル製品に取り入れられた研究には、歪みシリコン、High-K メタルゲート、FinFET トランジスタ、Power Via テクノロジー、RibbonFET などがあります。リストはさらに長く、非常に印象的です。

この組織のもう XNUMX つの注目すべき特徴は、その世界的な協力の広さです。ポール氏は、このグループが米国政府機関を超えて、Imec、Leti、Fraunhofer、その他アジアの世界中のコンソーシアムとも協力していると説明した。このグループはまた、大学の研究を直接後援し、Semiconductor Research Corporation (SRC) などの組織を通じて他のプログラムを指導しています。同グループはまた、半導体エコシステムと協力して、新しい開発に必要な機器とプロセスが確実に利用できるようにしています。

その後、ポールはその後に続く XNUMX つのブリーフィングの準備を整えました。最初のセクションでは、裏面電力供給の革新について説明しました。 XNUMX 番目のセクションでは、XNUMX 次元のトランジスタのスケーリングと相互接続について説明しました。そして XNUMX つ目は、窒化ガリウム (GaN) を使用したオンチップ電力供給の進歩を示しました。これら XNUMX つの領域は、この投稿の上部の図にまとめられています。

次に話したのは、 マウロ・J・コブリンスキー氏、インテルフェロー、新規相互接続構造およびアーキテクチャー技術開発ディレクター。マウロ氏はまず、大規模で低抵抗の電力配線は、微細で低容量の信号配線と競合すると説明しました。その結果、密度とパフォーマンスが犠牲になります。この問題を軽減する重要な進歩は、背面電力供給です。このアプローチを使用すると、デバイスの背面で電力供給ルーティングを実行できるため、重要な前面スペースが解放され、より最適な信号ルーティングが可能になります。

マウロ氏は、インテルの Power Via テクノロジーが 2024 年に量産に移行し、これによりバックサイド電力供給の新しいオプションが開かれ始めると説明しました。裏面の電力供給を新たなレベルに引き上げる追加の研究も紹介されます。これには、デバイスの前面から信号を送信しながら、背面から電力を送信できるようにする背面接点の開発が含まれます。

マウロ氏はまた、現在進行中のスタック型デバイスルーティングの重要な機能強化についても説明しました。スタック型デバイスには、電源と信号のルーティングの両方に関して特有の一連の課題が存在します。信号分野では、エピ-エピおよびゲート-ゲート接続のための新しいアプローチを開発する必要があり、これはマウロ氏が議論した研究の一部です。

マウロに続いて、 マルコ・ラドサブリェヴィッチ氏、インテル主席エンジニア 三次元トランジスタのスケーリングと相互接続について説明しました。基本的には、RibbonFET の後に来るものです。 Marko 氏は、デバイスのスタッキングの初期結果が 2021 年の IEDM で Intel によって発表されたと説明しました。

今年の IEDM で発表されるのは、パワービアとポリピッチ 60nm の直接背面デバイスコンタクトを備えた、垂直に積層された NMOS および PMOS リボン FET デバイス構成の実装です。結果として得られるコンパクトなインバーターは優れた性能特性を示し、垂直型デバイススタッキングのより広範な使用への道を開きます。

最後の講演者は、 Han Wii 氏、Intel コンポーネント研究部門主席エンジニア。 Han 氏は、オンチップ電力供給への新しいアプローチについて説明しました。同氏は、Intel が 2004 年に最初の MOS パワードライバを提案したと説明しました。DrMOS とも呼ばれるこのデバイスは、現在さまざまな製品で使用されています。

Han 氏はさらに、窒化ガリウム (GaN) デバイスが、多くのラップトップ充電「ブリック」に含まれる 200 ボルトデバイスのような高電圧アプリケーションとして今日人気があると説明しました。 GaN は、CMOS パワーデバイスと比較して、より低い電圧 (48 ボルト以下) ではるかに優れた性能を示すことがわかりました。

今年の IEDM でハン氏は、Intel が 300mm ウェーハ上に CMOS デバイスと GaN パワーデバイスを統合するプロセスの初の実装を示す予定であると説明しました。 DrGaNと呼ばれるこの技術は、CMOSドライバーと高効率GaNパワーデバイスを同じウエハー上に統合することで、将来の設計に新たなレベルの性能と密度をもたらすだろうとHan氏は説明した。