「All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification」というタイトルの新しい技術論文が、Infineon Technologies の研究者によって出版されました。
抽象
「最新のハードウェア設計は、ますます効率的かつ複雑になっています。ただし、多くの場合、共通弱点列挙 (CWE) の影響を受けやすくなります。このペーパーは、大規模言語モデル (LLM) を利用した再生人工知能 (AI) から SystemVerilog で記述されたハードウェア設計のデータセット内の CWE の形式的検証に焦点を当てています。私たちは正式な検証を適用して、各ハードウェア設計を脆弱または CWE なしとして分類しました。このデータセットは 4 つの異なる LLM によって生成され、本稿で対象とする 10 の CWE ごとに独自の設計セットを特徴としています。私たちは、特定された脆弱性を、生成された 60,000 個の SystemVerilog レジスタ転送レベル (RTL) コードのデータセットの CWE 番号に関連付けました。また、ほとんどの LLM はハードウェア CWE を認識していないことも判明しました。したがって、ハードウェア コードを生成する際には通常は考慮されません。私たちの調査では、LLM によって生成されたハードウェア設計の約 60% が CWE の傾向があり、潜在的な安全性とセキュリティのリスクを引き起こしていることが明らかになりました。このデータセットは、CWE が発生しやすいハードウェア設計の生成を回避するために、LLM と機械学習 (ML) アルゴリズムをトレーニングするのに最適である可能性があります。」
技術を見つける ここに紙。 2024年XNUMX月公開。
ガッデ、ディーパック・ナラヤン、アマン・クマール、トーマス・ナラパット、エフゲニー・レズノフ、ファビオ・カッペリーニ。 「完全に人工的で、知能は少ない: 正式な検証というレンズを通して見た GenAI」 (2024).arXiv:2403.16750v1
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- 情報源： https://semiengineering.com/verifying-hardware-cwes-in-rtl-designs-generated-by-genai/
