Logo Zephyrnet

Dự đoán cong vênh trong các loại ngăn xếp IC khác nhau ở giai đoạn đầu thiết kế gói

Ngày:

Một bài báo kỹ thuật mới có tiêu đề “Nghiên cứu hiện tượng cong vênh bằng cách sử dụng phương pháp mô phỏng nâng cao để đánh giá tác động tương tác của gói chip” đã được các nhà nghiên cứu tại Siemens EDA, D2S và Univ xuất bản. Grenoble Alpes, CEA, Leti.

Tóm tắt:
“Một phương pháp mô phỏng đa quy mô dựa trên vật lý để phân tích các biến thể ứng suất khuôn được tạo ra bởi quá trình chế tạo gói được sử dụng để nghiên cứu hiện tượng cong vênh. Phương pháp này kết hợp công cụ trích xuất các đặc tính hiệu quả dị hướng phụ thuộc tọa độ với công cụ phân tích phần tử hữu hạn (FEA) và tính toán ứng suất cơ học trên toàn bộ quy mô gói cũng như cục bộ trên quy mô tính năng. Với mục đích phân tích lỗi cơ học trong giai đoạn đầu của thiết kế bao bì, phép đo độ cong vênh được sử dụng để hiệu chỉnh dụng cụ. Các phép đo độ cong vênh trên bảng mạch in (PCB), mẫu bộ chuyển đổi và mẫu chiplet, trong quá trình gia nhiệt và làm mát sau đó, được sử dụng để hiệu chỉnh các tham số mô hình. Các kết quả mô phỏng cong vênh trên gói đầy đủ được biểu thị bằng ngăn xếp chiplets-interposer-PCB thể hiện sự phù hợp tổng thể tốt với hồ sơ đo lường. Nghiên cứu đã thực hiện chứng minh rằng công cụ và phương pháp tự động hóa thiết kế điện tử (EDA) đã phát triển có thể được sử dụng để dự đoán cong vênh chính xác trong các loại ngăn xếp IC khác nhau ở giai đoạn đầu của thiết kế gói.”

Tìm kỹ thuật giấy ở đây. Xuất bản tháng 2024 năm XNUMX.

Jun-Ho Choy, Stéphane Moreau, Catherine Brunet-Manquat, Valeriy Sukharev và Armen Kteyan. 2024. Nghiên cứu hiện tượng cong vênh bằng cách sử dụng phương pháp mô phỏng nâng cao để đánh giá tác động tương tác của gói chip. Trong Kỷ yếu của Hội nghị chuyên đề quốc tế về thiết kế vật lý năm 2024 (ISPD '24). Hiệp hội Máy tính, New York, NY, Hoa Kỳ, 85–90. https://doi.org/10.1145/3626184.3635284

tại chỗ_img

Tin tức mới nhất

tại chỗ_img