IEDM Buzz – Intel, 새로운 수직 트랜지스터 스케일링 혁신 선보여 - Semiwiki

IEDM Buzz – Intel, 새로운 수직형 트랜지스터 스케일링 혁신 선보여

65 년 이상 동안 IEEE 국제 전자 장치 회의 (IEDM)은 반도체 및 전자 장치 기술, 설계, 제조, 물리학 및 모델링 분야의 기술적 혁신을 보고하는 세계 최고의 포럼이었습니다. 제가 이 글을 게시하는 동안 샌프란시스코에서 컨퍼런스가 진행 중이며 인텔은 무어의 법칙을 확장하기 위한 일련의 최초의 발전을 선보이고 있습니다. 컨퍼런스에서 제시된 혁신의 팔레트는 수직적 장치 확장을 위한 새로운 길을 만들어 2030년까지 패키지에 XNUMX조 개의 트랜지스터를 넣을 수 있는 기회를 열어줍니다. 이것은 여러 부분으로 구성된 이야기입니다. Intel이 IEDM에서 새로운 수직 트랜지스터 스케일링 혁신을 어떻게 미리 볼 수 있는지에 대한 자세한 내용은 다음과 같습니다.

영향

지난 50년 동안 무어의 법칙이 제공한 놀라운 지수 확장에 대해서는 누구나 알고 있습니다. 우리는 또한 최근 무어의 법칙이 둔화되는 모놀리식 효과를 목격했습니다. 멀티다이 설계는 이제 업계가 의존하게 된 기하급수적인 밀도 증가를 추가하고 있습니다. 그러나 그것이 전부는 아닙니다. 온칩 트랜지스터 밀도 스케일링은 활발하게 진행되고 있으며 반도체 산업의 건전성에 중요한 기여를 하고 있는 것으로 나타났습니다.

그리고 무어의 법칙이 탄생한 인텔은 혁신을 주도하고 있습니다. 두 모놀리식 및 멀티다이 트렌드. 멀티다이 설계를 촉진하는 고급 패키징 분야에서는 다음 내용을 읽어볼 수 있습니다. 유리 기판을 사용한 인텔의 혁신. 이 게시물의 주제는 인텔이 다른 추세, 즉 모놀리식 트랜지스터 스케일링을 촉진하기 위해 무엇을 하고 있는지입니다. 이것은 Z축 혁신의 이야기입니다. 동일한 영역에서 더 많은 것을 제공하기 위해 장치를 서로 쌓는 방법.

여기서 극복해야 할 두 가지 근본적인 장벽이 있는 것으로 나타났습니다. 첫째, 안정적인 고성능 특성을 제공하기 위해 CMOS 장치를 적층하는 방법입니다. 둘째, 신뢰성과 성능을 저하시키지 않고 해당 장치에 전원을 공급하는 방법입니다. 이번 주 IEDM에서는 이러한 문제를 해결하는 몇 가지 혁신을 제시하는 일련의 프레젠테이션이 있었습니다. 다음은 몇 가지 세부정보입니다…

인텔 발표 미리보기

저는 운이 좋게도 Intel의 일부 고급 연구원들이 IEDM에서 발표된 내용을 미리 볼 수 있는 IEDM 사전 브리핑에 참석할 수 있었습니다. 다음은 그들의 의견을 요약한 것입니다.

가장 먼저 Intel의 칩 중규모 처리 부품 연구 책임자인 Paul Fisher. Paul은 부품 연구 그룹에 대한 소개로 시작했습니다. 그는 이 조직이 무어의 법칙을 발전시키고 인텔 제품과 서비스를 가능하게 하는 혁신적인 프로세스와 패키징 기술 옵션을 제공하는 일을 담당하고 있다고 설명했습니다. 이 그룹에서 나온 연구 중 일부는 변형된 실리콘, high-K 금속 게이트, FinFET 트랜지스터, Power Via 기술 및 RibbonFET을 포함하여 상용 Intel 제품에 적용되었습니다. 목록은 훨씬 길며 매우 인상적입니다.

이 조직의 또 다른 주목할만한 특징은 전 세계적인 협력의 폭입니다. Paul은 미국 정부 기관 외에도 Imec, Leti, Fraunhofer 및 기타 아시아 지역의 컨소시엄과도 협력하고 있다고 설명했습니다. 또한 이 그룹은 SRC(Semiconductor Research Corporation)와 같은 조직을 통해 대학 업무를 직접 후원하고 기타 프로그램을 멘토링합니다. 또한 그룹은 새로운 개발에 필요한 장비와 프로세스를 확보하기 위해 반도체 생태계와 협력하고 있습니다.

그런 다음 Paul은 이어지는 세 번의 브리핑을 위한 무대를 마련했습니다. 첫 번째 논의에서는 후면 전력 공급의 혁신에 대해 논의했습니다. 두 번째에서는 XNUMX차원 트랜지스터 스케일링 및 상호 연결에 대해 논의했습니다. 세 번째는 질화갈륨(GaN)을 사용한 온칩 전력 공급의 발전을 제시했습니다. 이 세 가지 영역은 이 게시물의 상단 그래픽에 요약되어 있습니다.

다음으로 이야기한 것은 Mauro J. Kobrinsky, Intel 연구원, Novel Interconnect 구조 및 아키텍처 기술 개발 이사. Mauro는 크고 낮은 저항의 전력 라우팅이 미세하고 낮은 정전용량 신호 라우팅과 경쟁한다는 점을 설명하면서 시작했습니다. 그 결과 밀도와 성능이 저하됩니다. 이 문제를 줄이는 중요한 발전은 후면 전력 공급입니다. 이 접근 방식을 사용하면 장치 뒷면에서 전원 공급 라우팅을 수행할 수 있으므로 보다 최적의 신호 라우팅을 위해 중요한 전면 공간을 확보할 수 있습니다.

Mauro는 Intel의 Power Via 기술이 2024년에 생산에 들어갈 것이며 이는 후면 전원 공급을 위한 새로운 옵션을 열게 될 것이라고 설명했습니다. 후면 전력 공급을 새로운 수준으로 끌어올리는 추가 연구도 발표될 예정입니다. 여기에는 신호가 장치의 전면을 통해 전달되는 동안 후면을 통해 전력이 전달되도록 하는 후면 접점 개발이 포함됩니다.

Mauro는 현재 진행 중인 스택형 장치 라우팅에 대한 중요한 개선 사항에 대해서도 논의했습니다. 스택형 장치는 전력 및 신호 라우팅 모두에 있어 고유한 과제를 제시합니다. 신호 영역에서는 에피-에피 및 게이트-게이트 연결을 위한 새로운 접근 방식이 개발되어야 하며 이는 Mauro가 논의한 연구의 일부입니다.

마우로 이후, Marko Radosavljevic, Intel 수석 엔지니어 2021차원 트랜지스터 스케일링 및 상호 연결에 대해 논의했습니다. 본질적으로 RibbonFET 다음에 오는 것입니다. Marko는 Intel이 XNUMX년 IEDM에서 초기 디바이스 스태킹 결과를 발표했다고 설명했습니다.

올해 IEDM에서 발표될 내용은 Power Via와 60nm 폴리 피치의 직접 후면 장치 접점을 갖춘 수직 적층형 NMOS 및 PMOS RibbonFET 장치 구성의 구현입니다. 그 결과 소형 인버터는 탁월한 성능 특성을 나타내어 수직형 장치 적층의 보다 광범위한 사용을 위한 길을 열었습니다.

마지막 연설자는 Intel 부품 연구 수석 엔지니어 Han Wui. Han은 온칩 전력 공급에 대한 새로운 접근 방식에 대해 논의했습니다. 그는 Intel이 2004년에 최초의 MOS 전원 드라이버를 제안했다고 설명했습니다. 종종 DrMOS라고 불리는 이 장치는 현재 다양한 제품에 사용되고 있습니다.

Han은 계속해서 질화갈륨(GaN) 장치가 오늘날 많은 노트북 충전 "브릭"의 200V 장치와 같은 고전압 애플리케이션에 널리 사용되고 있다고 설명했습니다. GaN은 CMOS 전력 장치와 비교할 때 더 낮은 전압(48V 이하)에서 훨씬 뛰어난 성능을 나타내는 것으로 나타났습니다.

올해 IEDM에서 Han은 Intel이 300mm 웨이퍼에 CMOS 장치와 GaN 전력 장치를 통합하는 프로세스의 첫 번째 구현을 선보일 것이라고 설명했습니다. DrGaN이라고 불리는 Han은 이 기술이 동일한 웨이퍼에 CMOS 드라이버와 고효율 GaN 전력 장치를 통합함으로써 미래 설계를 위한 새로운 수준의 성능과 밀도를 열어줄 것이라고 설명했습니다.