今日、ASICデザインフローは、シリコンターンキーデザインの非常に成熟したプロセスです。 以下で説明するASIC設計フローとVLSIエンジニアリングのさまざまなステップは、ASICチップ設計のベストプラクティスと実証済みの方法論に基づいています。 このブログでは、ASIC設計フローから、ASIC設計コンセプトから仕様からメリットへと移行するさまざまなステップについて説明します。
ASIC設計フローを採用する理由
ASIC設計を成功させるには、エンジニアは、ASICの仕様、要件、低電力設計、およびパフォーマンスを十分に理解し、適切な市場投入までの目標を達成することに焦点を当てた、実証済みのASIC設計フローに従う必要があります。 ASIC設計サイクルのすべての段階には、簡単にASIC設計を実装するのに役立つEDAツールがあります。
ASIC設計サイクルはどのように機能しますか？
チップ設計の未来的な要求を満たすために、設計ツール、方法論、およびソフトウェア/ハードウェア機能の変更が必要です。 これらの変更について、効率的な構造化ASICチップアーキテクチャのためにエンジニアが採用したASIC設計フローは、設計機能に焦点を当てています
ASIC設計フローは、成熟したシリコン実証済みのIC設計プロセスであり、設計の概念化、チップの最適化、論理/物理的実装、設計の検証と検証などのさまざまなステップが含まれます。 プロセスに含まれる各ステップの概要を見てみましょう。
ステップ1.チップの仕様
これは、エンジニアがASICの設計ガイドラインを使用して、機能、マイクロアーキテクチャ、機能（ハードウェア/ソフトウェアインターフェイス）、仕様（時間、面積、電力、速度）を定義する段階です。 この時点でXNUMXつの異なるチームが関与しています。
ステップ2.設計入力/機能検証
機能検証では、回路の機能と論理的な動作を設計エントリレベルのシミュレーションで確認します。 これは、設計チームと検証チームがテストベンチを使用してRTLコードを生成するサイクルに入る段階です。 これは 行動シミュレーション.
このシミュレーションでは、RTLコード（RTLコードは、RTL実装が設計検証を満たすかどうかをチェックする一連のコード）がHDLで実行されると、HDL用に提案された多くのコードカバレッジメトリックが提供されます。 エンジニアは、助けを借りてコードの正当性を検証することを目指しています テストベクトル そして95％のカバレッジテストでそれを達成しようとしています。 このコードカバレッジには、ステートメントカバレッジ、式カバレッジ、分岐カバレッジ、およびトグルカバレッジが含まれます。
シミュレーションツールには次のXNUMXつのタイプがあります。
- 機能シミュレーションツール：テストベンチと設計コードの後、機能シミュレーションは、設計エントリに基づいて論理的な動作とその実装を検証します。
- タイミングシミュレーションツール：回路設計がタイミング要件を満たしていることを確認し、設計に回路信号遅延がないことを確認します。
ステップ3. RTLブロック合成/ RTL関数
RTLコードとテストベンチが生成されると、RTLチームはRTL記述に取り組み、必要なタイミング制約を満たす論理合成ツールを使用してRTLコードをゲートレベルのネットリストに変換します。 その後、ASICデザインの合成データベースがシステムで作成されます。 タイミング制約が論理合成で満たされると、設計はテスト容易性（DFT）技術の設計に進みます。
ステップ4.チップ分割
これは、エンジニアがASICデザインレイアウトの要件と仕様に従って、EDAツールと実証済みの方法論を使用して構造を作成する段階です。 この設計構造は、C ++やSystem CなどのHLLプログラミング言語を使用して検証されます。
設計仕様を理解した後、エンジニアはASIC全体を複数の機能ブロック（階層モジュール）に分割し、ASICの最高のパフォーマンス、技術的な実現可能性、および領域、電力、コスト、時間の観点からのリソース割り当てを念頭に置きます。 すべての機能ブロックがアーキテクチャドキュメントに実装されたら、エンジニアは以前のプロジェクトのIPを再利用し、他の関係者からIPを調達して、ASIC設計のパーティション分割についてブレインストーミングする必要があります。
ステップ5.テスト（DFT）挿入の設計
低技術ノードの継続的なトレンドにより、サイズ、しきい値電圧、配線抵抗などのシステムオンチップのばらつきが増加しています。 これらの要因により、新しいモデルと手法が高品質のテストに導入されます。
ASIC設計は、設計サイクルのさまざまな段階で十分に複雑です。 すでに製造段階にあるときにチップに欠陥があることを顧客に伝えることは、恥ずかしくて破壊的です。 これは、エンジニアリングチームが参加することを望まない状況です。この状況を克服するために、テスト用の設計がテクニックのリストとともに導入されます。
- スキャンパスの挿入：すべてのレジスタ要素をXNUMXつの長いシフトレジスタ（スキャンパス）にリンクする方法。 これは、デザイン全体を一度にチェックするのではなく、デザインの小さな部分をチェックするのに役立ちます。
- メモリBIST（ビルトインセルフテスト）：下位のテクノロジノードでは、チップメモリに必要なエリアが小さく、アクセス時間が高速です。 MBIST RAMのチェックに使用されるデバイスです。 これは、メモリテストエラーと自己修復能力の包括的なソリューションです。
- ATPG（自動テストパターン生成）: ATPG は、回路のさまざまな要素内で生成された障害について設計をチェックするためのテストベクトル/順次入力パターンを作成する方法です。
ステップ6.フロアプラン（チップの設計図）
DFTの後、物理的な実装プロセスが実行されます。 物理設計では、RTL-to-GDSII設計の最初のステップはフロアプランです。 チップにブロックを配置するプロセスです。 これには、ブロックの配置、デザインの分割、ピンの配置、電力の最適化が含まれます。
フロアプランは、チップのサイズを決定し、ゲートを配置してワイヤーで接続します。 接続中、エンジニアはワイヤの長さ、および信号が近くの要素に干渉しないことを保証する機能に注意します。 最後に、レイアウト後の検証プロセスを使用して、最終的なフロアプランをシミュレートします。
優れたフロアプランの演習が行われ、以下の点に注意する必要があります。 そうしないと、ICの寿命とそのコストが吹き飛んでしまいます。
- チップ面積全体を最小化
- ルーティングフェーズを簡単にする（ルーティング可能）
- 信号遅延を改善する
ステップ7.配置
配置とは、スタンダードセルを一列に配置するプロセスです。 配置が適切でないと、より広い領域が必要になり、パフォーマンスも低下します。 タイミング要件、ネット長、したがってセルの接続などのさまざまな要因、電力損失に注意する必要があります。 タイミング違反を取り除きます。
ステップ8.クロックツリーの合成
クロックツリー合成は、クロックツリーを構築し、定義されたタイミング、面積、および電力要件を満たすプロセスです。 低消費電力で、必要な時間と面積でシーケンシャルエレメントのクロックピンにクロック接続を提供するのに役立ちます。
高電力消費、遅延の増加、膨大な数の遷移を回避するために、メッシュ構造、Hツリー構造、Xツリー構造、フィッシュボーン構造、ハイブリッド構造などの特定の構造をCTS構造の最適化に使用できます。
これらの構造を利用して、クロックツリーの各フロップはクロック接続を取得します。 最適化中に、ツールはバッファを挿入してCTS構造を構築します。 異なるクロック構造は、最小限のバッファー挿入とチップの低消費電力でクロックツリーを構築します。
CTSの課題、ソリューション、メリットの詳細については、
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ステップ9.ルーティング
- グローバルルーティング：ワイヤーのファンアウトの遅延によって各ネットの推定値を計算します。 グローバルルーティングは主に ラインルーティングおよび 迷路ルーティング.
- 詳細なルーティング：詳細配線では、配線の実際の遅延は、タイミング最適化、クロックツリー合成などのさまざまな最適化手法によって計算されます。
テクノロジーの下位ノードに移行するにつれ、エンジニアは数百万のゲートを小さな領域に埋め込む必要があるため、複雑な設計の課題に直面しています。 このASIC設計をルーティング可能にするためには、QoRを向上させるために配置密度の範囲に従う必要があります。 配置密度分析は、より少ない反復回数でより良い結果を得るための重要なパラメーターです。
ステップ10.最終検証（物理検証とタイミング）
ルーティング後、ASICデザインレイアウトは、サインオフチェックと呼ばれるXNUMXつの物理検証ステップを受けます。 この段階は、レイアウトが設計どおりに機能しているかどうかを確認するのに役立ちます。 テープアウト直前のエラーを回避するために、次のチェックが行われます。
- レイアウトと回路図（LVS）は、ジオメトリ/レイアウトが回路図/ネットリストと一致することを確認するプロセスです。
- デザインルールチェック（DRC）は、GDSファイル内のジオメトリが、ファウンドリによって指定されたルールに従っていることを確認するプロセスです。
- 論理等価チェック（LVC）は、設計前と設計後のレイアウト間の等価性チェックのプロセスです。
ステップ11. GDS II –グラフィカルデータストリーム情報交換
テープアウトの最後の段階で、エンジニアはウェーハ処理、パッケージング、テスト、検証、および物理ICへの配送を行います。 GDSIIは、半導体ファウンドリがシリコンを製造してクライアントに処理するために作成および使用するファイルです。
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