IC レイアウトは、ファウンドリまたは IDM での製造が受け入れられる前に、正確性を保証するために広範なデザイン ルール チェックを経ます。チップ製造中に発生するアンテナ効果と呼ばれるものがあり、プラズマ誘起損傷 (PID) によって MOSFET デバイスの信頼性が低下する可能性があります。レイアウト設計者は、デザイン ルール チェック (DRC) を実行して PID に違反する領域を見つけ、すべてのチェックに合格するように編集します。
従来のアンテナ設計ルールでは、MOSFET ゲート層に対する金属 (またはビア) 層を測定し、面積比が大きすぎる場合は、保護ダイオードを追加してレイアウトを修正する必要があります。
アンテナ効果用の従来の DRC では処理できない IC レイアウト シナリオの 1 つは、以下に示すように複数の絶縁された P 型ウェルを使用する、複数のパワー ドメインを持つ AMS 設計の場合です。次の 4 つのシナリオでは、パスベースの検証と呼ばれる新しいアプローチが必要です。
これら 4 つのレイアウト シナリオは、金属層と MOSFET ゲート層の面積計算中に、デバイス、接続性、および電気経路を認識している EDA ツールによってのみ検出できます。ここは、 キャリバーPERC Siemens EDA のツールが登場します。これは、複雑なパスベースのチェックを実行して、PID 領域を特定し、静電気放電 (ESD) の問題を検出し、設計グループが探している他のパスを特定できるためです。 Calibre PERC を使用するための PID フローは次のとおりです。
IC レイアウトでこのフローを使用し、Calibre RVE 結果ビューアで結果を見ると、メタル 1 レベルでリスク接続が確立されたものの、メタル 2 レベルまで保護接続が発生しなかったため、PID 違反が見つかったことがわかりました。
次の PID 違反は、金属層と N 埋め込み層 (nbl) の面積比の不均衡から特定されました。紫色 (rve) で強調表示されている領域は、被害デバイスです。
PID を完全にカバーするには、設計チームは従来の DRC ベースのアンテナ チェックとパス ベースのチェックの両方を使用する必要があります。予防措置として、設計段階の早い段階で DRC タイプのチェックを実行します。レイアウト内のさらに多くのメタル接続が完了し、分離された P 型ウェルを横切るパスが作成されると、完全なカバレッジを提供するパスベースの検証を追加します。
この初期の IC レイアウトでは、従来の DRC ベースのアンテナ チェックを実行して、レイアウトが PID 検証に合格することを確認します。
IC レイアウトにさらに多くのメタル パスが追加されると、リスク接続と保護接続の両方を適切に理解するため、パスベースのツールを使用する時期が来ます。
まとめ
IC のレイアウトは、使用されているファウンドリまたは製造プロセスによって設定された信頼性と歩留まりの要件に合格するために、厳格な設計ルールを満たす必要があります。従来の DRC ベースのアンテナ設計ルールは初期段階のレイアウトに引き続き使用できますが、相互接続を完成させるためにさらに多くの金属層が追加されると、Calibre PERC によるパスベースのチェックが必要になります。
分離された P ウェル間のパスが確立されると、Calibre PERC のパスベースのフローを使用して、IP、ブロック/モジュール、さらにはフルチップ レベルでの IC レイアウトをチェックしてサインオフすることができます。したがって、信頼性と歩留まりの目標を達成するには、両方のフローを一緒に使用することをお勧めします。
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- 情報源： https://semiwiki.com/eda/342918-checking-and-fixing-antenna-effects-in-ic-layouts/
