PCIExpress®カスタマイズ用のVersal™ACAP統合ブロックは、PCIe®リンクデバッグを有効にするオプションを提供します。

このオプションを有効にすると、Vivado Hardware Managerによって認識されるIPコア内にデバッグコアが挿入され、PCIe固有のデバッグ情報とビューが提供されます。

デバッグビューは、現在のリンク速度、現在のリンク幅、およびLTSSM状態遷移に関連する情報を提供します。これにより、PCIeリンク関連の問題のデバッグが容易になります。

これは、Versalデバイスに導入された新機能です。 同様の機能は、ユーザーが追加の手順を実行する必要があるUltraScaleおよびUltraScale +デバイスで使用できます。 これらの機能は、以前のブログエントリに記載されています ページ をご覧ください

Versalデバイスの場合、Vivadoにはデバッグコックピットが組み込まれており、LTSSMダイアグラムおよびその他のデバッグ関連情報がVivadoGUIフレームワーク内に表示されます。

このブログは、で提供されている「PCIeリンクデバッグの有効化」付録の補足です。 （PG343）。 ブログでは、わかりやすく概念的に使用するために、それぞれのスクリーンショット付きの詳細な手順を提供しています。

VCK190ボードを選択します。 このブログに示されているデザインは、Vivado2020.2用です。

Vistaで選択したボードデバイスがボード上のデバイスと一致していることを確認してください。 以前のバージョンのVCK190ボードには、ES1デバイスが含まれています。 

IPカタログから「VersalACAPIntegrated Block for PCI Express（1.0）」を選択します。 組み込みのデバッグ機能を使用するには、以下に示すように「PCIe-Linkデバッグ」と「デバッグAXI4ストリームインターフェイスを有効にする」を選択する必要があります。

リンクパラメータは、以下に示すようにGen3x8に設定できます。 リンクトレーニングの問題が発生している場合は、最初にGen1x1構成を試してください。

IPが生成されると、[ソース]ウィンドウに次のように表示されます。 

CIPS MIO 38をリセットソースとして使用するには、以下の（PG343）のスクリーンキャプチャに記載されているように、サンプルデザインを開く前にinsert_cipsをtrueに設定します。

これにより、リセットがMIOピンからPCIe Express IP（PL PCIe）用のVersalACAP統合ブロックに転送されます。

pcie_phyおよびPLPCIeに接続されたCIPSにmio_pl_38ピンが表示されていることを確認してください。 これは、以下に示す回路図でオレンジ色で強調表示されています。

右クリックして[OpenIP Example Design]をクリックし、IPに付属のサンプルデザインを開きます。

上記のスクリーンキャプチャは、IPに付属するサンプルデザインを生成するオプションを示しています。
[IPサンプルデザインを開く]をクリックします。 これにより、以下に示すように、新しいプロジェクトのソースウィンドウにファイル階層を持つ新しいVivadoプロジェクトが開きます。

REFCLKとGTLOCの制約が次のようになっていることを確認してください。 これらの制約は、VCK190ボードに必要です。 これらの制約は、VCK190ボードを選択すると自動的に生成されます。

ES190デバイスでVCK1ボードを使用している場合は、回避策を適用する必要があります。

以下に示すように、PMC MIO37に対応するパラメーターを設定します。

上記の変更後、IPを更新する必要があります。 

サンプルデザインを実装した後、I / Oポートとクロックが以下に示すピン位置とQUADにマップされていることを確認します。

以下に示すピン位置は、VCK190ボードに必要です。 

デバイスイメージを生成した後、生成されたPDIファイルとLTXファイルをダウンロードします。 イメージをダウンロードした直後に、次のようなLTSSM図が表示されます。

これは、Versalデバイスに追加された新しいデバッグ機能です。 この機能は現在、UltraScaleやUltraScale +などの以前のデバイスファミリではサポートされていません。 UltraScaleおよびUltraScale +デバイスで使用できる同様のデバッグ機能では、LTSSM図を生成するために個別のTclファイルを実行する必要があります。 

•緑色–キャプチャウィンドウ中の遷移状態
•オレンジ色–最後の状態
•赤い矢印–最後の遷移状態
•矢印の横の数字–XNUMXつの状態間で遷移が発生した回数を示します

デバッグコックピットから抽出できる追加のデバッグ機能があります。 PCIe Debug Core Propertiesをチェックすると、レーンステータスとPCIeLane-0を持つクワッド番号が表示されます。

同様に、GTステータスは、対応するGTプロパティウィンドウから読み取ることができます。 

Tclウィンドウで、を実行できます レポート_hw_pcie 以下に示すコマンド。

これにより、一般的なPCIeステータスが出力され、ltssm状態のリストと、リンクトレーニングプロセス中にこれらの状態にアクセスしたかどうかが示されます。

report_hw_pcieコマンドで適用できるオプションがいくつかあります。 以下に示すように、ヘルプ内で詳細を見つけることができます。

PCIeで使用可能なその他のコマンドは次のとおりです。

• get_hw_pcies
• リセット_hw_pcie
• リフレッシュ_hw_pcie

PCIeデバッガウィンドウでLTSSM状態を選択すると、対応するltssmビットデコードがPCIe状態プロパティウィンドウに表示されます。

ltssmビットデコードの完全なリストは、製品ガイドに記載されています。または、以下に示すように、report_hw_pcieコマンドを実行するとリストが表示されます。

デバッグコックピットでアイダイアグラムを簡単に生成できます。 最初にリンクを作成する必要があります。 すべての手順を以下に示しますが、これは一目瞭然です。

出典: https://forums.xilinx.com/t5/Design-and-Debug-Techniques-Blog/Debugging-Versal-ACAP-Integrated-Block-for-PCIe-Express-link/ba-p/1203707