Accellera組織は、 ユニファイドパワーフォーマット （UPF）2006年にさかのぼり、2007年までにバージョン1.0を共有して、チップ設計者がIPブロックとフルチップの電力意図を伝達する標準的な方法を利用できるようにしました。 2009年までに、IEEEはUPFでAccelleraの寄付を受け取り、複数のドラフトをレビューし、UPF1801としても知られるIEEEStd2009-2.0を公開しました。 2013年に、IEEEはそれを1801-2013、つまりUPF2.1に更新しました。 UPFの更新は、2015年と2018年にも継続されました。
なぜUPFが必要なのですか？
VHDLやSystemVerilogなどのRTL言語には、パワーインテントの概念が含まれておらず、ロジック機能のみが含まれているため、パワーインテントに何かを追加する必要がありました。 これは、設計、検証、さらには実装中にパワーインテントファイルが使用される場所を示すEDAツールフローです。
情報源： IEEE
UPFファイルの内容は何ですか？
パワーインテントは、ツールコマンド言語（Tcl）の拡張機能を使用して定義され、次のコンポーネントがあります。
- パワードメイン
- 電源ネットワーク
- パワーステートテーブル
- 分離戦略
- 保持戦略
- レベルシフター戦略
- リピーター戦略
UPFファイルを作成するのは誰ですか？
IPベンダーがRTLコードと制約UPFファイルを提供してから、設計チームが特定のコンテキストの構成UPFファイルを追加します。 実装固有のUPFファイルも途中で追加されるため、EDAツールフローは次のようになります。
階層を使用するのはどうですか？
UPFはフラットな記述と階層的な記述の両方をサポートします。一般に、作業を単純にするために、パワードメインをロジック階層に合わせることが推奨されます。 デザインをボトムアップで実装することを選択した場合は、UPFの説明にポートを追加する必要があります。
従来のボトムアップ手法では、エンジニアはすべてのUPFファイルを読み取り、各UPFファイルを手動で編集して、トップファイルにマージする準備をしていました。 UPFトップレベルファイルは、適切な構文が入力されたことを確認するように注意して、手動で作成されます。 パワールールは、昇格の前後にも検証されます。
これは、A、B、C、Dという名前のXNUMXつのインスタンスを持つ単純なチップ設計例を示す図です。 トップレベルでは、これを階層（左側）またはフラットデザイン（右側）のいずれかで説明できます。
左側の階層の例では、XNUMXつのUPFファイルがありますが、右側のフラットな例では、XNUMXつのUPFファイルのみです。 UPF階層とフラットのどちらを使用するかを切り替えることは、昇格または降格と呼ばれ、ご想像のとおり、詳細なTcl編集が必要です。 もちろん、これらの操作を手動で実行して、すべての編集が正しく行われたことを期待することも、この目的のために設計されたEDAツールを使用することもできます。
単一のフラットなUPFファイルからUPFファイルの階層的なコレクションへの移行は降格と呼ばれ、ここでも手動で編集する必要があります。 このプロセス中にRTLコードが変更された場合、UPFファイルの編集がさらに追加されます。
EDAベンダーに感謝します デファクトテクノロジーズ 現在、UPFとRTLの事前合成を共同で管理するためのEDAツールがあります。 SoCコンパイラ。 フロントエンドSoCビルドプロセス中、設計チームは管理するファイルが多数あり、SoCコンパイラを使用すると、エンジニアはRTL、IP-XACT、UPF、およびSDCファイルをすばやく操作できます。
SoCコンパイラを使用すると、エンジニアはXNUMXつのシンプルなAPIを使用して、パワーインテント階層をすぐに管理できます。 Promote_power_intent, デモテパワー_インテント。 プロジェクトでUPFの昇格と降格が使用される一般的なアプリケーションには、次のものがあります。
- 再利用のためにSoCからIPブロックをエクスポートする場合
- 複数のIPをSoCに統合する
- 階層合成の使用
まとめ
彼らは、必要性が発明の母であると言い、Defactoの開発チームは、UPF標準がどのように生まれたかを調べ、階層を操作するための昇進や降格などのプロセスでは、手動でエラーが発生しやすいものが多すぎると指摘しました。編集手順。 SoCコンパイラツールに組み込まれたUPF自動化は、UPFの昇進または降格をすばやく使用することにより、SoCチームに待望の救済を提供します。
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