Logo Zephyrnet

Trí thông minh dữ liệu tạo

Semiconductor

Xác minh CWE phần cứng trong các thiết kế RTL do GenAI tạo

Được xuất bản lại bởi Plato
Được xuất bản lại bởi Plato

Ngày:

Lượt xem: 44

Một bài báo kỹ thuật mới có tiêu đề “Tất cả đều là nhân tạo, ít trí tuệ hơn: GenAI thông qua lăng kính xác minh chính thức” đã được các nhà nghiên cứu tại Infineon Technologies xuất bản.

Tóm tắt
“Các thiết kế phần cứng hiện đại ngày càng trở nên hiệu quả và phức tạp hơn. Tuy nhiên, chúng thường dễ mắc phải Bảng liệt kê điểm yếu chung (CWE). Bài viết này tập trung vào việc xác minh chính thức CWE trong bộ dữ liệu về thiết kế phần cứng được viết bằng SystemVerilog từ Trí tuệ nhân tạo tái tạo (AI) được cung cấp bởi Mô hình ngôn ngữ lớn (LLM). Chúng tôi đã áp dụng xác minh chính thức để phân loại từng thiết kế phần cứng là dễ bị tấn công hoặc không có CWE. Tập dữ liệu này được tạo bởi 4 LLM khác nhau và có một bộ thiết kế duy nhất cho mỗi trong số 10 CWE mà chúng tôi nhắm mục tiêu trong bài viết của mình. Chúng tôi đã liên kết các lỗ hổng được xác định với số CWE cho tập dữ liệu gồm 60,000 mã Mức chuyển đăng ký SystemVerilog (RTL) được tạo. Người ta cũng nhận thấy rằng hầu hết các LLM không biết về bất kỳ CWE phần cứng nào; do đó chúng thường không được xem xét khi tạo mã phần cứng. Nghiên cứu của chúng tôi cho thấy rằng khoảng 60% thiết kế phần cứng do LLM tạo ra dễ bị CWE, tiềm ẩn những rủi ro về an toàn và bảo mật. Tập dữ liệu này có thể lý tưởng để đào tạo các thuật toán LLM và Machine Learning (ML) để tránh tạo ra các thiết kế phần cứng dễ bị CWE.”

Tìm kỹ thuật giấy ở đây. Xuất bản tháng 2024 năm XNUMX.

Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov và Fabio Cappellini. “Tất cả đều là nhân tạo, ít trí tuệ hơn: GenAI qua lăng kính xác minh chính thức.” (2024).arXiv:2403.16750v1

tại chỗ_img

Tin tức mới nhất

tại chỗ_img

Bản quyền @ 2024 Plato Technologies Inc.