IP die-to-Die tạo điều kiện cho con đường dẫn đến tương lai của hệ sinh thái Chiplets

Chủ đề về chiplets đang nhận được rất nhiều sự chú ý trong những ngày này. Sự chuyển động của chiplet đã có thêm động lực kể từ khi định luật Moore bắt đầu chậm lại khi công nghệ quy trình tiếp cận 5nm. Với chi phí phát triển của một SoC nguyên khối vượt qua 500 triệu đô la và năng suất wafer của các chip dựa trên khuôn lớn giảm mạnh, quyết định theo đuổi phương pháp chiplets là không có trí tuệ. Không có gì ngạc nhiên khi các công ty như AMD, Intel, Marvel và những công ty khác xây dựng chip dựa trên nút tiên tiến hàng đầu, kích thước lớn là những công ty đầu tiên triển khai thành công các sản phẩm dựa trên chiplet. Mặc dù việc triển khai chiplets có những thách thức riêng, nhưng các công ty này không phải đối mặt với những thách thức bổ sung của việc triển khai chiplets không đồng nhất.

Để áp dụng rộng rãi các triển khai chiplets không đồng nhất, có một số thách thức cần vượt qua trong một hệ sinh thái mở. Bao bì là một lĩnh vực nhưng đã có rất nhiều tiến bộ trong những năm qua với những cải tiến bao gồm flip-chip, silicon interposer, 2.5D, 3D, bao bì quy mô chip và bao bì cấp wafer. Trong vài năm trở lại đây, lĩnh vực đang nhận được nhiều sự quan tâm và đầu tư là giao diện chiplets. Các tiêu chuẩn về giao tiếp giữa các chiplet đang được thúc đẩy để chuẩn hóa giao diện và dễ dàng triển khai các chiplet không đồng nhất.

Gần đây, Intel, AMD, Meta, Arm, Google, Qualcomm, TSMC và ASE đã thành lập một liên minh để quảng bá một tiêu chuẩn mở có tên là Universal Chiplet Interconnect Express (UCIe). UCIe 1.0 bao gồm lớp vật lý die-to-die, các giao thức và ngăn xếp phần mềm tận dụng các tiêu chuẩn PCI Express (PCIe) và Compute Express Link (CXL). Tiểu dự án Kiến trúc dành riêng cho miền mở (ODSA) cũng đang nghiên cứu các sáng kiến tiêu chuẩn hóa.

Letizia Giuliano, Phó Chủ tịch, Kỹ thuật Giải pháp tại Alphawave IP đã có buổi nói chuyện tại IP-SoC Silicon Valley 2022 vào tháng trước. Bài thuyết trình của cô tập trung vào những thách thức trong thiết kế với tích hợp chiplet và các giải pháp hệ sinh thái mở. Cô ấy đã so sánh Hình khen về Giao diện Die-to-Die (D2D) cho các kết hợp giao diện / gói khác nhau và hệ sinh thái mở đang thúc đẩy việc áp dụng chiplets. Cô ấy đã kết thúc bằng cách trình bày giao diện D2D PHY có thể định cấu hình của Alphawave IP như một cách để điều hướng bối cảnh đang phát triển cho các giao diện để tích hợp chiplet. Bạn có thể tải xuống các slide thuyết trình của cô ấy từ đây. Sau đây là tổng hợp những điểm nổi bật từ bài thuyết trình của cô.

Những thách thức về thiết kế với Tích hợp Chiplet

Với tích hợp chiplet, một số dây kích thước nanomet trên chip sẽ biến thành các kết nối cấp độ gói. Điều này dẫn đến các vấn đề về tính toàn vẹn của tín hiệu, độ trễ dài hơn, tăng cường công suất và độ phức tạp của thử nghiệm. Mặc dù các công nghệ gói tiên tiến đã cho phép tích hợp vật lý của nhiều chiplet khác nhau với các kênh gói chỉ đóng góp một vài dB suy hao, nhưng có những vấn đề khác cần giải quyết. Sự cân bằng là không gian / diện tích bổ sung, nỗ lực thiết kế cần thiết, độ phức tạp và sức mạnh.

Thiết kế Hệ thống Tối ưu

Kết nối truyền thống IP tiêu tốn nhiều điện năng và diện tích. Một IP giao diện D2D hiệu quả là cần thiết để đạt được sự cân bằng phù hợp giữa thông lượng, kích thước tuyến tính trên mỗi cạnh chip và công suất. Biểu đồ sau đây so sánh các tham số cân bằng khác nhau khi triển khai các tiêu chuẩn giao diện khác nhau bằng cách sử dụng các công nghệ gói tiêu chuẩn và tiên tiến.

Điều cần thiết là một giải pháp sẽ phù hợp tối ưu với loại chiplet / chức năng đang được giao diện. Một IP có thể định cấu hình để hỗ trợ các tiêu chuẩn mở khác nhau.

IP kết nối AresCORE16 D2D của Alphawave IP

Alphawave IP đã thiết kế một IP giao diện công suất cực thấp, độ trễ thấp để hỗ trợ kết nối băng thông rất cao giữa hai khuôn trên cùng một gói.

IP triển khai giao diện PHY chuyển tiếp song song và đồng hồ rộng cho các kết nối đa kênh lên đến 16Gbps. IP PHY có thể định cấu hình để hỗ trợ các tiêu chuẩn hàng đầu như Bunch of Wire (BOW), Open High Bandwidth Interface (OHBI) và Universal Chiplet Interconnect Express (UCIe). IP cũng có thể được định cấu hình để hỗ trợ đóng gói tiên tiến như Chip-on-Wafer-on-Substrate (CoWoS), Integrated-Fan-Out (InFO) để có mật độ tối đa và Chất nền hữu cơ cho các giải pháp hiệu quả về chi phí cho các phân khúc thị trường khác nhau.

IP Alphawave AresCORE16 IP kết nối Die to Die