Các công cụ đo lường lớp phủ cải thiện độ chính xác trong khi mang lại thông lượng chấp nhận được, giải quyết các yêu cầu cạnh tranh trong các thiết bị ngày càng phức tạp.

Trong một cuộc đua không hồi kết, dung sai lớp phủ trên sản phẩm dành cho các thiết bị tiên tiến nhất đang bị thu hẹp nhanh chóng. Chúng nằm trong phạm vi nanomet một chữ số cho các thiết bị thế hệ 3nm (bước 14nm). Các mục tiêu lớp phủ mới, công nghệ máy học và hệ thống lớp phủ quang học cải tiến giúp tăng tốc độ kiểm tra cần thiết để đảm bảo năng suất ở các nút 5nm và 3nm.

Trong in thạch bản, phủ độ chính xác đã trở thành một trong những giới hạn năng suất quan trọng nhất. Kiểm soát lớp phủ là tất cả về việc đảm bảo căn chỉnh chính xác giữa các tính năng trên một lớp mặt nạ với lớp bên dưới. Đối với các nút tiên tiến như 5nm, dung sai lớp phủ — thường là 30% kích thước tính năng — phải được giữ ở mức dưới vài nanomet. Jan Mulkens, một thành viên ASML cho biết: “Các khách hàng logic và bộ nhớ hàng đầu đang chạy lớp phủ trên sản phẩm từ 2 đến 2.5nm.

Một thiết bị điển hình có thể có từ 50 mức mặt nạ trở lên, chỉ một số trong số đó là quan trọng và yêu cầu EUV (13.5nm), trong khi các lớp không quan trọng sử dụng mức phơi sáng ArF (193nm). Những tiến bộ quan trọng ở cấp độ máy quét, kiểm tra và thuật toán EUV phối hợp với nhau để mang lại khả năng kiểm soát lớp phủ chặt chẽ và các tấm wafer có năng suất cao hơn.

Một số xu hướng trong lớp phủ bao gồm:

• Chuyển sang các bước sóng dài hơn (gần IR) để sắp xếp các lớp thông qua mặt nạ cứng mới làm mờ các bước sóng quang học;
• Các mục tiêu lớp phủ bắt chước thiết bị tốt hơn;
• Tăng cường lấy mẫu đo lường, và
• Các thuật toán ML để xử lý khối lượng dữ liệu nhanh hơn để có kết quả nội tuyến tốt hơn.

Ngoài ra, một số thay đổi phần cứng của công cụ kiểm tra chẳng hạn như cải tiến mâm cặp giúp chống lại hiệu ứng cúi đầu.

Phát triển cấp công cụ EUV
Có được lớp phủ tốt bắt đầu với in thạch bản. Mục tiêu của máy quét là in các tính năng nhỏ với độ phân giải tốt, cũng như căn chỉnh chính xác chúng. Để thực hiện điều đó, các dấu căn chỉnh nhỏ được đặt trên cả tấm wafer và mặt nạ quang. Trong máy quét, một tầng wafer và tầng kẻ ô sắp xếp các dấu thích hợp với nhau. Độ phơi sáng trên mỗi ô kẻ ô được quét, sau đó, nó bước, căn chỉnh và hiển thị chip tiếp theo trên tấm wafer cho đến khi nó được tạo khuôn hoàn chỉnh.

Hình 1: Lớp phủ được đo sau khi tạo khuôn in thạch bản (sau khi kiểm tra phát triển) và sau khi các tính năng được khắc (AEI). Nguồn: KLA

Trong tế bào thạch, lớp phủ được đo trên các hệ thống đo lường quang học khá giống nhau, một lớp được định vị sau lớp được tạo khuôn (sau khi kiểm tra phát triển) và lớp thứ hai sau etch (AEI).

Jim Kavanagh, người đứng đầu bộ phận kỹ thuật ứng dụng tại ASML cho biết: “Chúng tôi nhận thấy rằng các khách hàng sử dụng bộ nhớ dường như đang tiến nhanh hơn tới việc tăng cường sử dụng sau khi kiểm tra khắc, thay vì trước đây khi nó là một thứ tĩnh hơn. “Nhu cầu đảm bảo rằng chúng nắm bắt được các phương sai trong dấu vân tay lớp phủ do ăn mòn là rất quan trọng, đặc biệt là trong các lỗ kênh 3D NAND, nơi các phương sai từ tấm bán dẫn này sang tấm bán dẫn khác, từ lô này sang lô khác và từ buồng này sang buồng khác có thể là đáng kể . Theo logic, bởi vì chúng có nhiều loại tính năng, nên khó có thể cố định một tính năng lớp phủ đại diện cho thiết bị, vì vậy, chúng làm được nhiều hơn tại ADI.”

Trong fab, có thể sử dụng hai đến bốn công cụ đo lường lớp phủ cho mỗi Tôi V hệ thống in thạch bản. ASML, KLA và Tài liệu ứng dụng cung cấp các công cụ đo lường lớp phủ và CD được tối ưu hóa cho hai bước lớp phủ. Cả hai phương pháp lớp phủ dựa trên hình ảnh (IBO) đều được sử dụng, cũng như lớp phủ dựa trên nhiễu xạ (DBO, hay còn gọi là phép đo tán xạ) và một số hệ thống kết hợp hai kỹ thuật này. Mục tiêu lớp phủ có các cách tử trên và dưới, do đó khi được tạo ảnh ở một góc và được phát hiện, nó sẽ tạo ra sự khác biệt về tín hiệu tương ứng với sự khác biệt giữa các cạnh trong hình ảnh.

Phản hồi giữa ADI và AEI, cũng như đầu vào từ các cảm biến của máy quét, được sử dụng để thực hiện hiệu chỉnh lớp phủ. Ví dụ, hiệu chỉnh tuyến tính theo hướng x và y được thực hiện, cũng như hiệu chỉnh xoay. Nhưng với các tính năng thu nhỏ và in thạch bản tiên tiến, máy quét hiện thực hiện các hiệu chỉnh bậc cao hơn để đạt được các yêu cầu về độ chính xác đáng kinh ngạc.

Chris Mack, CTO của Fractilia cho biết: “Trong quá trình quét, máy quét có thể sửa lỗi dịch thuật và lỗi quay, nhưng nó cũng có thể xử lý các sửa lỗi bậc cao hơn. Các mục tiêu lớp phủ trong đường bao xung quanh khuôn cung cấp cơ sở cho các phép đo lớp phủ. “Các lỗi bậc cao hơn là những thứ không chỉ xảy ra ở bốn góc — chẳng hạn như sự thay đổi ở giữa các thiết bị — vì vậy chuyển động quét của tấm wafer và mặt nạ có thể thực hiện các hiệu chỉnh đó. Bạn càng có nhiều điểm đo, bạn càng có thể thực hiện các chuyển động chính xác hơn.”

Lỗi vị trí cạnh
Ngân sách dành cho lớp phủ tiếp tục bị thu hẹp, không chỉ vì kích thước đối tượng ngày càng nhỏ hơn và mức độ che phủ ngày càng tăng mà còn do các hiệu ứng ngẫu nhiên. Các chỉ số ngẫu nhiên cũng tác động đến các phép đo lớp phủ và CD.

“Trước đây, lớp phủ và lớp phủ không đồng nhất của CD là nguyên nhân chính dẫn đến cái mà chúng tôi gọi là lỗi vị trí cạnh (EPE). Nhưng với việc mở rộng quy mô và đặc biệt là tạo khuôn kép, có nhiều thành phần của EPE,” Mack nói. Tổng số EPE về cơ bản là sự khác biệt giữa những gì các kỹ sư dự định in trên wafer và các tính năng thực tế được chế tạo. Theo mức độ quan trọng, chúng bao gồm bốn thành phần — ngẫu nhiên về độ đồng nhất của CD (độ rộng của đường kẻ và độ nhám của đường kẻ), lỗi OPC CD và lỗi về độ đồng nhất của CD toàn cầu.

Mack cho biết: “Nguồn EPE lớn nhất là từ ngẫu nhiên, vì vậy cần chú trọng hơn vào việc giảm lỗi lớp phủ vì ngẫu nhiên rất khó kiểm soát. “Trên thực tế, ngẫu nhiên dự kiến ​​sẽ chiếm 50% EPE ở quy trình 3nm. Vì vậy, tất cả điều này có ý nghĩa gì đối với kiểm soát lớp phủ? Fabs vẫn cần xây dựng các thiết bị có lỗi vị trí cạnh nhỏ. Nhưng bây giờ họ có ít hơn một nửa ngân sách cho tính đồng nhất và lớp phủ của CD. Vì vậy, các yêu cầu về lớp phủ và tính đồng nhất của CD thậm chí còn giảm nhanh hơn trước.”

Những người khác chỉ ra các vấn đề tương tự. Andrew Cross, giám đốc Giải pháp kiểm soát quy trình tại cho biết: “Với việc ngân sách EPE tiếp tục bị thu hẹp cho nút 5nm, các yếu tố lớp phủ của ngân sách EPE giảm nhanh nhất, với mức độ biến động bên trong trường cao hơn”. KLA.

Điều này dẫn đến khả năng lấy mẫu lớp phủ quang cao hơn, kỹ thuật đo lớp phủ được cải thiện và giới thiệu các phép đo lớp phủ dựa trên SEM tại AEI và ADI. Các công cụ đo lường quang học sử dụng bước sóng trong phạm vi 500 đến 650nm, là bước sóng tối ưu cho nhiều lớp và điều kiện quy trình, nhưng giờ đây, tia laser bước sóng dài (900nm) có thể tạo ảnh qua mặt nạ cứng mờ đục, đặc biệt được sử dụng trong NAND cũng như DRAM, cho các lớp cụ thể. Kết quả là các hệ thống đo lường linh hoạt hơn để đáp ứng số lượng nhu cầu lớn nhất.

Đo lớp phủ, hiệu chuẩn
Đầu tiên, kiểm tra vị trí mẫu sau khi chất cản quang được phát triển và nếu lớp phủ không được chấp nhận, thì (các) tấm wafer có thể được gia công lại. Trong quá trình sản xuất số lượng lớn, fabs có thể theo dõi tính đồng nhất của CD và lớp phủ trên (6) tấm wafer được chọn trên mỗi lô và mỗi lô hoặc có thể là mọi lô khác. Phương pháp giám sát lớp phủ của ASML bao gồm biên dịch và xử lý khối lượng lớn dữ liệu.

ASML's Mulkens giải thích các thành phần đi vào lớp phủ. “Khách hàng thực hiện các phép đo nhiễu xạ từ mục tiêu trong đường kẻ ghi chép. Sau đó, tất nhiên, chúng ta cần biết lớp phủ được đo trên các mục tiêu so với lớp phủ trên thiết bị như thế nào. Chúng tôi gọi đó là lớp phủ thiết bị. Thông thường, các mục tiêu quang học có bước sóng vài trăm nanomet và các thiết bị có bước sóng từ 20 đến 30 nanomet. Vì vậy, có một phần bù đo lường cho thiết bị (MTD), mà khách hàng đo lường và hiệu chỉnh. Sau đó, tất nhiên, bạn vẫn chưa ở đó vì có thể có lỗi rất cục bộ với EUV, ngẫu nhiên. Mọi người sử dụng các hệ thống chùm tia điện tử để đo các lỗi rất cục bộ này, có thể ở mức vài nanomet. Với lỗi đĩa CD và lớp phủ, tổng cộng bạn có thể gặp lỗi lớp phủ 4 đến 5nm và lỗi vị trí.”

SEM nắm bắt ngẫu nhiên cục bộ, cùng với phép đo lớp phủ được sử dụng để xác định hiệu chỉnh lớp phủ và hiệu chỉnh CD trên máy quét.

Hình 2: Chuyển tiếp và phản hồi dữ liệu máy quét và đo lường để sửa lỗi lớp phủ và lỗi CD. Nguồn: ASML

Khi nói đến các đường dốc công nghệ mới và mối tương quan của các hệ thống đo lường quang học, tia điện tử hình ảnh được sử dụng rộng rãi. Chỉ các công cụ chùm tia điện tử mới có thể phát hiện các đặc điểm bề mặt ở cấp độ angstrom bằng cách phát hiện các tín hiệu từ các điện tử tán xạ ngược. Trong sản xuất, mặc dù một số nhà sản xuất nói về nhu cầu sử dụng nhiều phép đo chùm tia điện tử hơn trong dây chuyền, nhưng thông lượng chậm hơn vẫn hạn chế việc sử dụng công cụ.

Bởi vì SEM ngày càng được sử dụng cho CD SEM các phép đo, nó đặt ra câu hỏi liệu các phép đo CD SEM và CDU cục bộ có thể được kết hợp trong một hệ thống hay không.

Mack cho biết: “Chúng có xu hướng có các yêu cầu điện áp khác nhau và các khác biệt khác, vì vậy mặc dù có thể có một số trường hợp lớp phủ và CD SEM có thể được kết hợp, nhưng đó không phải là điển hình,” Mack nói. “[Sử dụng các mô hình dựa trên vật lý], chúng tôi đang phát triển khả năng thực hiện cả phép đo lớp phủ và phép đo ngẫu nhiên như độ nhám và tất cả các thành phần dẫn đến lỗi vị trí cạnh cùng một lúc. Chúng tôi tin rằng đó là hướng mà ngành công nghiệp đang đi, với các thuật toán phù hợp.”

sửa đổi mục tiêu
Các phép đo lớp phủ dựa trên các phép đo được thực hiện trên các mục tiêu — các tính năng trong đường kẻ ghi chép hoặc có chọn lọc, trong thiết bị. Mục tiêu là các ngăn xếp phim có cách tử sử dụng kích thước lỏng lẻo hơn so với chính thiết bị (hàng trăm nanomet), được điều chỉnh theo lớp để chụp lớp phủ trong thiết bị.

Các thiết kế mục tiêu đóng một vai trò cơ bản trong độ chính xác và độ chính xác của phép đo lớp phủ, nhưng cũng chịu các hạn chế về kích thước trong đường kẻ ghi chép. Điều này gây ra một số chuyển động đến các mục tiêu nhỏ hơn, chi tiết hơn (4 đến 8µm mỗi bên). Các mục tiêu truyền thống là thiết kế thanh trong thanh hoặc hộp trong hộp, 25 x 25µm, nhưng một phiên bản nhạy cảm hơn được thể hiện trong hình 3.

Hình 3: Thiết kế mục tiêu cải thiện khả năng nắm bắt lỗi lớp phủ. Nguồn: SPIE

Shlomit Katz, trưởng nhóm phát triển ứng dụng tại KLA, đã mô tả những thay đổi gần đây trong thiết kế mục tiêu lớp phủ, chẳng hạn như sử dụng nhiều hơn các mục tiêu hiệu ứng Moiré. Sử dụng các mẫu giao thoa lớp phủ được tạo ra bởi các mẫu chồng lấp nhưng hơi lệch, hiệu ứng Moire có thể bị dịch chuyển, xoay hoặc có cường độ hơi khác nhau, tạo ra nhiễu do pha gây ra. Katz cho biết: “Các mục tiêu mới cho NAND và DRAM “đang được chứng minh là mạnh mẽ đối với cả sự thay đổi của quy trình đối xứng và bất đối xứng, cải thiện độ tương phản qua bước sóng và cũng cải thiện độ không đảm bảo đo tổng”.[1]

APC
Các phép đo trên tấm wafer trong máy quét trước khi phơi sáng giúp đạt được độ phơi sáng chất lượng cao, nhưng chúng cũng có thể tiết lộ thông tin quan trọng cung cấp cho các vòng điều khiển quy trình. Chẳng hạn, bản đồ địa hình wafer phát hiện lỗi lớp phủ cục bộ do các điểm tiêu điểm có thể bị bỏ qua khi lấy mẫu lớp phủ.

ASML và STMicroelectronics gần đây đã cung cấp một cái nhìn thoáng qua về điều khiển lớp phủ thế hệ tiếp theo có thể trông như thế nào trong các fab bằng cách sử dụng các hiệu chỉnh tính toán dựa trên lớp phủ. Bằng cách kết hợp mô hình vật lý với học máy, họ đã chỉ ra rằng các phép đo của máy quét có thể được sử dụng để dự đoán hiệu suất lớp phủ trên các tấm hoặc lô không được đo bằng phương pháp đo lường để phát hiện các sai lệch tiềm năng.[2]

“Để có được độ chính xác trong máy quét, chúng tôi có các cảm biến tích hợp sẵn, cảm biến căn chỉnh và cảm biến cân bằng, chúng đo mọi tấm wafer và chúng đo tấm wafer ở mức rất dày đặc. Trên thực tế, đây là một trong số ít bộ dữ liệu mà khách hàng có thể có đặc điểm dấu vân tay không gian cao cho mỗi tấm wafer. Vì vậy, chúng tôi rút ra một số thuật toán và kết hợp các cảm biến này với các phép đo bên ngoài máy quét bằng thiết bị lớp phủ. Khi bạn thực hiện điều này một cách chính xác, khách hàng có thể giảm thiểu số lượng phép đo bên ngoài máy quét hoặc họ có thể sử dụng dữ liệu đó để lấy mẫu tăng mật độ các phép đo bên ngoài máy quét,” Mulkens của ASML cho biết.

Mật độ đang thúc đẩy một số thay đổi. Mulkens cho biết: “Một trong những xu hướng chính mà chúng tôi đang thấy, cùng với nhu cầu về độ chính xác và độ chính xác cao hơn, là lấy mẫu nhiều hơn để thu thập dấu vân tay trên tấm bán dẫn, nhưng cũng quan trọng không kém để nắm bắt sự thay đổi giữa tấm bán dẫn và lô,” Mulkens nói . “Chúng tôi thấy rằng cả khi chúng tôi đo ADI bằng công cụ đo lường dựa trên mục tiêu quang học và sau khi khắc. Và sau đó, tất nhiên, với công cụ e-beam, mọi người đang xem xét vị trí địa phương.”

Tài liệu Ứng dụng cũng nói về việc lấy mẫu nhiều hơn trên các tấm bán dẫn để cải thiện độ chính xác và phát hiện dấu vân tay hoặc biến thể giữa các tấm bán dẫn. Chẳng hạn, công cụ e-beam của công ty được thiết kế để đo vị trí cạnh và đĩa CD ở nhiều cấp độ cùng một lúc. Đối với một quy trình mạnh mẽ, mối tương quan giữa ADI và AEI là cơ bản để kiểm soát quy trình lớp phủ (xem hình 4).

Hình 4: Mối tương quan giữa sau khi phát triển và sau khi kiểm tra ăn mòn để kiểm soát lớp phủ. Nguồn: Vật Liệu Ứng Dụng

Kết luận
Mặc dù kiểm soát lớp phủ dành cho các thiết bị tiên tiến nhất cố gắng phản hồi dữ liệu về máy quét nhanh hơn để bù lỗi nội tuyến, nhưng thế hệ công cụ tiếp theo, EUV NA cao, sẽ gặp phải những thách thức riêng. Nó sử dụng thấu kính biến dạng, hỗ trợ độ phóng đại 8X theo một hướng, 4X theo hướng còn lại. Vì vậy, kích thước trường giảm đi một nửa và kết quả là hai mặt nạ được ghép lại với nhau trên tấm wafer.

Mulkens cho biết: “Với quang học biến dạng, mặt nạ 6 inch dẫn đến cái mà chúng tôi gọi là nửa trường. “Bây giờ, khi bạn in các lớp quan trọng trên hệ thống NA cao và các lớp ít quan trọng hơn trên hệ thống NA thấp hơn, bạn cần có khả năng khớp các trường một nửa với các trường đầy đủ và ngược lại. Để đưa ra các thuật toán đối sánh, chúng tôi thực hiện đối sánh không đồng tâm và đó sẽ là sự đổi mới lớp phủ lớn khi nói đến NA cao.”

dự án

[1] S. Katz, Y. Grauer và E. Megged, “Xu hướng Đo lường Lớp phủ Quang học trong các Nút Nâng cao,” Kỷ yếu SPIE Đo lường, Kiểm tra và Kiểm soát Quy trình, tháng 2022 năm XNUMX, http://doi.org/10.1117/12.2605863.

[2] L. van Dijk, et. al., “Lớp phủ tính toán với vai trò là công cụ hỗ trợ tăng cường kiểm soát lớp phủ trên sản phẩm,” Hội nghị sản xuất chất bán dẫn tiên tiến của IEEE (ASMC), tháng 2022 năm XNUMX, https://ieeexplore.ieee.org/document/9792531