Tôi vừa tìm kiếm “3D IC” trên Google và đã rất ngạc nhiên khi thấy nó trả về 476,000 kết quả khổng lồ. Chủ đề này đang là xu hướng, bởi vì nhiều công ty đang sử dụng bao bì vi mạch tiên tiến để đáp ứng các yêu cầu của họ, tuy nhiên, các kỹ sư thiết kế vi mạch 3D có những thách thức mới cần vượt qua. Một trong những thách thức đó là tạo danh sách mạng cấp hệ thống để có thể chạy các công cụ xác minh danh sách mạng 3D nhằm đảm bảo rằng không có lỗi kết nối.

Đây là mặt cắt ngang của một IC 2.5D với các chiplet chứa nhiều HBM và một SoC, sử dụng một bộ xen kẽ silicon với chất nền hữu cơ. Khả năng kết nối của hệ thống này có thể được ghi lại ở định dạng danh sách mạng Verilog hoặc thậm chí là định dạng CDL/SPICE.

Xếp chồng chip 3D trực diện là một phương pháp đóng gói tiên tiến khác.

Các kỹ sư chip và kỹ sư đóng gói thường sử dụng các công cụ và quy trình khác nhau để giải quyết các vấn đề như kết nối. Lý tưởng nhất là sẽ có một luồng kết nối cấp hệ thống hiểu được cả miền chip và gói.

Siemens EDA là nhà cung cấp có các công cụ mở rộng cả lĩnh vực vi mạch và đóng gói, và sản phẩm kết nối của họ được gọi là Máy tích hợp chất nền Xpedition (xSI). Với công cụ xSI, một kỹ sư có thể nhập nhiều bản tóm tắt khuôn, bộ xen kẽ, gói và PCB, sau đó xây dựng mô hình kết nối cấp hệ thống. Sau khi danh sách mạng cấp hệ thống đã được xuất từ ​​xSI, nó sẵn sàng được sử dụng bởi một công cụ LVS như đường kính.

Chạy Calibre ở chế độ netlist so với netlist là một phương pháp để kiểm tra xem netlist cấp hệ thống từ xSI có khớp với từng netlist chip hay không. Công cụ xSI có GUI hướng dẫn để giúp bạn tạo danh sách mạng Calibre 3DSTACK và chạy điều khiển.

Bộ chạy Calibre đảm nhiệm việc chuyển đổi danh sách mạng, ánh xạ tên chết giữa IC và gói và bất kỳ tùy chọn Calibre mong muốn nào. Một báo cáo rõ ràng có nghĩa là xSI đã được sử dụng đúng cách để xây dựng kết nối hệ thống.

Đối với các thiết kế 3D-IC, bộ xen kẽ silicon có thể ở định dạng CDL hoặc Verilog, nhưng chất nền hữu cơ được thiết kế bởi nhóm đóng gói sử dụng định dạng CSV hoặc ODB++. Các nhà thiết kế có thể cần rút ngắn hoặc mở một số tín hiệu nhất định, nhưng điều đó sẽ dẫn đến lỗi so sánh LVS.

Đối với thiết kế 3D-IC đa chất nền, sử dụng bộ xen kẽ silicon cộng với chất nền hữu cơ, nhóm đóng gói có thể sử dụng một tên cho lưới, trong khi nhóm xen kẽ sử dụng một tên khác cho cùng một mạng. Với xSI, có một cách để tạo kết nối này giữa hai tên mạng khác nhau, nó được gọi là phần giao diện.

Như một ví dụ, interposer sau đây có một mạng TEST_CLK, được kết nối với mạng chất nền gói pkg_TEST_CLK. Phần giao diện cho phép hai mạng có tên khác nhau này được kết nối và sau đó chạy Calibre 3DSTACK sẽ không tạo ra lỗi LVS sai.

Đôi khi, trong tổ hợp 3D-IC, bạn cần rút ngắn các tín hiệu không cần thiết xuống đất hoặc thậm chí rút ngắn hai mặt phẳng nguồn với nhau, nhưng các mạng này không được kết nối trong danh sách mạng hệ thống. Trong khi tạo danh sách mạng nguồn cho Calibre 3DSTACK, bạn có thể tạo danh sách rút gọn bằng tính năng ánh xạ mạng.

Tổng kết

Danh sách mạng 3D đưa ra những thách thức đối với quy trình thiết kế gói và vi mạch, vì vậy Siemens EDA đã đưa ra một luồng công cụ sử dụng các công cụ xSI và Calibre. Xây dựng danh sách mạng cấp hệ thống chính xác được xác thực bằng cách chạy so sánh danh sách mạng với danh sách mạng. Khi bạn cần tính đến các trường hợp mở và bán khống, thì chúng có thể được miễn theo thiết kế. Ngay cả các tên mạng khác nhau giữa các nhóm thiết kế gói và bộ xen kẽ cũng được hỗ trợ với luồng xSI và Calibre này.

Toàn bộ chín trang sách trắng trực tuyến tại đây.

Blog liên quan

Chia sẻ bài đăng này qua: