Um novo artigo técnico intitulado “All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification” foi publicado por pesquisadores da Infineon Technologies.
Sumário
“Os projetos modernos de hardware têm se tornado cada vez mais eficientes e complexos. No entanto, eles são frequentemente suscetíveis a Enumerações de Fraquezas Comuns (CWEs). Este artigo está focado na verificação formal de CWEs em um conjunto de dados de projetos de hardware escritos em SystemVerilog a partir de Inteligência Artificial Regenerativa (IA) alimentada por Large Language Models (LLMs). Aplicamos verificação formal para categorizar cada projeto de hardware como vulnerável ou livre de CWE. Este conjunto de dados foi gerado por 4 LLMs diferentes e apresenta um conjunto exclusivo de designs para cada um dos 10 CWEs que visamos em nosso artigo. Associamos as vulnerabilidades identificadas aos números CWE para um conjunto de dados de 60,000 códigos SystemVerilog Register Transfer Level (RTL) gerados. Verificou-se também que a maioria dos LLMs não tem conhecimento de nenhum CWE de hardware; portanto, eles geralmente não são considerados ao gerar o código de hardware. Nosso estudo revela que aproximadamente 60% dos projetos de hardware gerados por LLMs são propensos a CWEs, representando riscos potenciais de segurança. O conjunto de dados pode ser ideal para treinar LLMs e algoritmos de aprendizado de máquina (ML) para evitar a geração de projetos de hardware propensos a CWE.”
Encontre o técnico papel aqui. Publicado em março de 2024.
Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov e Fabio Cappellini. “Tudo artificial, menos inteligência: GenAI através das lentes da verificação formal.” (2024).arXiv:2403.16750v1
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- Fonte: https://semiengineering.com/verifying-hardware-cwes-in-rtl-designs-generated-by-genai/
