Gelijkwaardigheidscontrole is een cruciaal onderdeel van het hardware-ontwerpproces en is steeds belangrijker geworden in de context van agile hardware-ontwerp. Agile hardware-ontwerp is een methodologie die zich richt op snelle iteratie en prototyping, waardoor ontwerpers snel problemen kunnen identificeren en aanpakken. Equivalentiecontrole is een proces waarbij wordt geverifieerd dat twee ontwerpen functioneel equivalent zijn, en het kan helpen ervoor te zorgen dat wijzigingen in een ontwerp geen onverwacht gedrag introduceren. Het automatiseren van dit proces kan helpen het ontwerpproces te versnellen en het risico op fouten te verkleinen.
De eerste stap bij het automatiseren van de workflow voor equivalentiecontrole is het maken van een testbank. Een testbank is een reeks tests die kan worden gebruikt om de functionaliteit van een ontwerp te verifiëren. Deze testbank moet tests bevatten voor alle functies die naar verwachting in het ontwerp aanwezig zullen zijn, evenals tests voor alle nieuwe functies die worden toegevoegd. De testbank moet ook tests bevatten voor mogelijke hoekgevallen die zich kunnen voordoen.
Zodra de testbank is gemaakt, is de volgende stap het genereren van een reeks invoerstimuli. Dit kan worden gedaan met behulp van een HDL-simulator (hardware description language) of met behulp van een tool zoals SystemVerilog of VHDL. De invoerstimuli moeten zo zijn ontworpen dat ze alle functies van het ontwerp uitoefenen, evenals eventuele nieuwe functies die zijn toegevoegd.
Nadat de invoerstimuli zijn gegenereerd, is de volgende stap het maken van een referentiemodel. Dit model moet functioneel equivalent zijn aan het te testen ontwerp en moet worden gebruikt als vergelijkingsbasis tijdens het proces van gelijkwaardigheidscontrole. Het referentiemodel moet ook alle nieuwe functies bevatten die aan het ontwerp zijn toegevoegd.
De laatste stap in de workflow is het uitvoeren van de daadwerkelijke equivalentiecontrole. Dit kan worden gedaan met behulp van verschillende tools, zoals formele verificatietools of tools voor logische synthese. Deze tools kunnen worden gebruikt om het gedrag van het geteste ontwerp te vergelijken met het referentiemodel, en ze kunnen eventuele verschillen tussen de twee ontwerpen identificeren.
Door de workflow voor equivalentiecontrole te automatiseren, kunnen ontwerpers problemen met hun ontwerpen snel identificeren en oplossen. Dit kan helpen het ontwerpproces te versnellen en het risico op fouten te verkleinen. Bovendien kan het automatiseren van dit proces ervoor zorgen dat wijzigingen in een ontwerp geen onverwacht gedrag introduceren.
Bron: Plato Data Intelligence: PlatoAiStream
