Of het nu gaat om volledig autonoom rijden, kreukvrij weefsel of het oogsten van omgevingsenergie voor het aandrijven van elektronische apparaten, elke branche streeft zijn respectieve uiteindelijke doel na. Voor de halfgeleiderontwerpindustrie is het doel de mogelijkheid om volledige chip of IP in uitvoerbaar formaat te genereren op basis van een gedragsbeschrijving op hoog niveau. Het is interessant om op te merken dat vele decennia geleden, toen schematisch vastleggen de belangrijkste manier was om ontwerpen te specificeren, veel bedrijven speciale projecten hadden om te werken aan gedragstaalcompilers. Natuurlijk was zelfs een zeer complexe chip in die tijd veel, veel eenvoudiger dan zelfs de eenvoudigste chip van vandaag.
In die tijd werden EDA-tools intern ontwikkeld bij IDM's en ASIC-bedrijven. De externe EDA-industrie zoals we die vandaag kennen, stond in de kinderschoenen. De primaire motivatie voor de IDM's en ASIC-bedrijven was om de chip zo snel mogelijk in productie te krijgen. Hierdoor kregen de bijzondere projecten niet de volwaardige investering en aandacht. Net toen de complexiteit van de chips snel begon te groeien, begonnen HDL's zoals VHDL en Verilog snel aan kracht te winnen. En natuurlijk begon ook de EDA-industrie van derden te groeien. Alle geweldige tools op RTL-niveau uit de EDA-industrie zijn van pas gekomen om zelfs de meest complexe chips van tegenwoordig te implementeren.
Natuurlijk heeft de bovenstaande vooruitgang een aantal gebieden onder druk gezet. Een daarvan is de handmatige conversie van de high-level specificatie van een ontwerp naar VHDL of Verilog. En de andere is de hoeveelheid moeite/tijd die nodig is voor verificatie. Is er een manier om twee vliegen in één klap te slaan?
Is de tijd gekomen? Kan er een tool worden ontwikkeld die automatisch RTL, SystemVerilog Assertions (SVA), UVM-testbench/tests, C/C++-stuurprogrammacode en documentatie voor een volledig IP-blok of -chip kan genereren? Als deze tool correct-by-construction-methodologie toepast, zou dat dan niet de tijd en moeite die nodig is voor verificatie verminderen? Of zou het? Agnisys beweert van wel. Kunnen we die sprong in het diepe maken? Zelfs in de traditionele stroom met behulp van beproefde lay-outtools, wordt de lay-out geverifieerd tegen de netlijst met behulp van een LVS-verificatietool. Stel je vragen aan hun stand op DAC 2022. Agnisys zal een demo presenteren van een tool die ze hebben gebouwd met behulp van crowdsourced inputs en proeven.
Het bedrijf zegt dat deze tool de volgende stap is in zijn steeds groter wordende oplossing voor specificatie-automatisering. Omdat registerautomatisering een aantal jaren geleden goed ingeburgerd was, richtte Agnisys haar aandacht naast sequentieautomatisering voor zowel SystemVerilog/UVM als C/C++. Ze hebben een technologie uitgebracht genaamd iSpec.ai, beschikbaar op https://www.ispec.ai, die technieken voor machine learning (ML) gebruikt om Engelse beweringen automatisch om te zetten in de juiste SVA. Het kan ook SVA omzetten in het Engels en Engels omzetten in een programmeerreeks. Agnisys creëerde een bibliotheek met IP voor standaardfuncties die het ontwerp, de UVM-testbench en tests, C/C++-code en documentatie genereert. Ze hebben zelfs een tool gemaakt om de IP-blokken automatisch met elkaar te verbinden op het hoogste niveau van een SoC.
De visie van Agnisys is om specificatie tot implementatie volledig te automatiseren voor ontwerp en verificatie, software en apparaatstuurprogramma's. Met registerautomatisering, verificatieautomatisering en interconnect-automatisering onder hun riem, proberen ze nu de specificatie-automatisering uit te breiden tot volledige IP-cores. Het idee is dat een systeemarchitect een specificatie maakt en vervolgens op een knop drukt om het volledige IP-adres in een uitvoerbaar formaat te genereren. De specificatie kan behalve registers ook betrekking hebben op staatsmachines, datapaden en meer. De output van deze tool is om de RTL-code, de UVM-verificatie-omgeving en testbench/tests, C/C++ drivercode en documentatie op te nemen. Iedereen die een IP, FPGA, ASIC of SoC ontwikkelt, zal deze mogelijkheid interessant vinden.
Klinkt te mooi om waar te zijn? De enige manier om erachter te komen, is door ze te bezoeken op DAC, hun demo te zien, vragen te stellen, gaten te porren en te kijken of hun verhaal stand houdt. Hier zijn een paar screenshots van de demo.
Het kan zijn dat de toolcapaciteit in de loop van de tijd moet rijpen, net zoals alle beste tools van vandaag hun eigen rijpingsproces moesten doorlopen op basis van feedback van klanten. U kunt meer leren over Agnisys hier.
Gezien de staat van dienst van Agnisys, kun je iets interessants verwachten op hun stand. Dus ga ze bekijken op standnummer 2512 op DAC 2022 in San Francisco.
Deel dit bericht via:
