Mixed-signal modellering wordt steeds belangrijker naarmate de interactie tussen digitale en analoge circuits nauwer met elkaar verweven raakt. Dit niveau van modellering is in belangrijke mate afhankelijk van voldoende nauwkeurige en toch snelle gedragsmodellen voor analoge componenten. Paul Cunningham (Senior VP/GM, Verification bij Cadence), Raúl Camposano (Silicon Catalyst, ondernemer, voormalig CTO van Synopsys en nu CTO van Silvaco) en ik vervolgen onze serie over onderzoeksideeën. Zoals altijd: feedback welkom.
De innovatie
De keuze van deze maand is Snelle validatie van SoC's met gemengd signaal. Het artikel werd gepresenteerd in het Journal of the Solid-State Circuits Society 2021. De auteurs zijn afkomstig van Stanford, Seoul National University en Scientific Analog.
Een recente SemiWiki-blog over gemengd signaal trok enorme belangstelling, wat suggereert dat dit een gebied is dat verder onderzocht moet worden. Een cruciale stap om effectieve gemengde signaalverificatie te realiseren is het ontwikkelen van nauwkeurige gedragsmodellen op gemengd niveau voor analoge functies die geschikt zijn voor gebeurtenisgestuurde simulatie, en zelfs synthetiseerbare modellen voor inzet in hardware-emulatie. Het artikel beschrijft een op sjablonen gebaseerde benadering voor het genereren van modellen en twee methoden om analoog gedrag te interpoleren naar op gebeurtenissen gebaseerde verbindingen: oversampling en gebeurtenisgestuurde modellering met kenmerkvectoren (reële getalmodellen).
De auteurs demonstreren de toepassing op een hogesnelheidsverbindingssimulatie en -emulatie met indrukwekkende resultaten. Vergelijking tussen Spice- en Verilog-simulatie op de ADC laat een nauwe overeenkomst zien in de resultaten, waarbij ordes van grootte sneller lopen. Op emulatie gebaseerde modellering voegt nog meer ordes van grootte toe aan die snelheid.
De mening van Paul
Deze maand is er sprake van een grote contextwisseling in de wereld van analoge verificatie en het kruispunt met “gemengd signaal” met digitale verificatie. Dit artikel is een uitgenodigd artikel in een prestigieus tijdschrift dat op prachtige wijze de stand van zaken samenvat voor het bouwen van geabstraheerde modellen van analoge circuits die digitale simulatie kunnen bijhouden, zelfs op een emulator, en dat met een verbazingwekkend goede nauwkeurigheid.
In de analoge wereld is alles soepel en meestal oscillerend, waarbij het beoogde input-output-gedrag vaak wordt beschreven door eerst de input-/output-golfvormen naar het frequentiedomein te transformeren. De gouden standaard voor analoge simulatie is Spice, waarbij differentiaalvergelijkingen op apparaatniveau iteratief worden opgelost voor spanningen op alle punten in een circuit binnen gegarandeerde fouttoleranties. Vergeleken met digitale simulatie is Spice duizenden keren langzamer.
De typische benadering voor het creëren van snelle abstracte analoge modellen is het uitvoeren van discrete tijdsbemonstering van de ingangsgolfvorm en het vervolgens genereren van de juiste discrete tijdsbemonsterde uitgangsgolfvorm met behulp van een DSP-achtige logica (bijvoorbeeld discrete-tijdfilters). Signaalwaarden tussen deze discrete tijdstippen kunnen indien nodig worden gegenereerd met behulp van lineaire of spline-gebaseerde interpolatie.
De auteurs presenteren een compleet open-source raamwerk met een elegante modelgeneratietaal en compiler om zowel simuleerbare als emuleerbare modellen uit deze taal te genereren. Ze gebruiken een adaptieve tijdstap-bemonsteringsmethode met spline-gebaseerde interpolatie en werken een geloofwaardige casestudy uit met behulp van hun raamwerk op een 16 nm hogesnelheidsSERDES-link PHY. Door van Spice naar digitale CPU-gebaseerde simulatie te gaan met hun geabstraheerde modellen wordt een snelheid van 13,000x bereikt. Het plaatsen van de modellen op een FPGA leverde nog eens 300x snelheid op. Leuk.
De mening van Raúl
De validatie van SoC's met gemengd signaal is onder meer een uitdaging, omdat het uitvoeren van voldoende testvectoren om de digitale delen te valideren – meestal met een gebeurtenisgestuurde simulator of op een emulator – resulteert in onbetaalbare tijden om het analoge deel met een circuitsimulator te simuleren. Een oplossing is het creëren van analoge gedragsmodellen. Het artikel van deze maand bespreekt verschillende benaderingen om deze modellen te creëren en presenteert wat volgens de auteurs het eerste complete, open-source raamwerk voor AMS-emulatie is. Dit is een uitgenodigd artikel voor het IEEE open tijdschrift van de Solid-State Circuits Society, en als zodanig lezen grote passages als een tutorial over analoog ontwerp en validatie. Het is heel anders dan wat we eerder in deze blog hebben gedaan; de lezer heeft enige analoge kennis nodig om er volledig van te kunnen profiteren (bijv. Laplace-domein, z-transform, PLL, fase-interpolator, Nyquist-snelheden, jitter, enz.).
Functionele modellen van analoge circuits ontvangen input en genereren output op discrete tijdstippen. Golfvormen kunnen worden gemodelleerd met behulp van stuksgewijs constante of stuksgewijs lineaire functies, met behulp van spline-punten (de benadering die in dit artikel wordt gebruikt) of sommen van complexe exponentiële functies. Tijd wordt gemodelleerd als discrete tijd (bemonsterd of overbemonsterd) of als stuksgewijs lineaire modellering (hier gebruikt). De feitelijke circuitmodellen worden samengesteld uit een bibliotheek met sjablonen. De auteurs hebben dit allemaal samengevoegd in een systeem dat bestaat uit: 1) Een Python-tool voor het genereren van synthetiseerbare AMS-modellen die een reeks functies biedt waarmee gebruikers AMS-blokken kunnen beschrijven als differentiaalvergelijkingen, netlijsten, overdrachtsfuncties of geschakelde systemen, ... vast of zwevend komma, en 2) Een simulatorachtige abstractie van FPGA-borden ... die een emulatie-infrastructuur biedt die de emulatietijdstap, emulatiekloksnelheid en testinterfaces beheert en de FPGA-emulatiebitstream genereert met behulp van EDA-tools.
De truc is om geen circuitsimulatie te gebruiken, maar om circuitmodellen te vervangen door functionele modellen. Voor een hogesnelheidslinkontvanger genaamd DragonPHY is de snelheid van een Verilog versus een Spice-simulatie 12,800x, wat voldoende nauwkeurigheid oplevert. Maar zelfs deze versnelling is niet genoeg om de klokherstel- en kanaalequalisatielussen te simuleren, om de bitfoutpercentages (BER) te testen, met feedbacklussen die honderden cycli nodig hebben om tot rust te komen. Het aanpassen van de modellen zodat ze kunnen worden gesynthetiseerd en in emulatie kunnen worden opgenomen, levert een verdere versnelling van 100,000x op, voldoende om BER binnen 5000% te berekenen. Indrukwekkend!
Lees ook:
Beweringsynthese via LLM. Innovatie in verificatie
Cadence Tensilica draait volgende upgrade naar LX-architectuur
Inferentie-efficiëntie in prestaties, vermogen, oppervlakte, schaalbaarheid
Deel dit bericht via:
- Door SEO aangedreven content en PR-distributie. Word vandaag nog versterkt.
- PlatoData.Network Verticale generatieve AI. Versterk jezelf. Toegang hier.
- PlatoAiStream. Web3-intelligentie. Kennis versterkt. Toegang hier.
- PlatoESG. carbon, CleanTech, Energie, Milieu, Zonne, Afvalbeheer. Toegang hier.
- Plato Gezondheid. Intelligentie op het gebied van biotech en klinische proeven. Toegang hier.
- Bron: https://semiwiki.com/eda/336610-developing-effective-mixed-signal-models-innovation-in-verification/
