Zephyrnet-logo

Hardware CWE's verifiëren in RTL-ontwerpen gegenereerd door GenAI

Datum:

Een nieuw technisch artikel getiteld “All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification” werd gepubliceerd door onderzoekers van Infineon Technologies.

Abstract
“Moderne hardwareontwerpen zijn steeds efficiënter en complexer geworden. Ze zijn echter vaak vatbaar voor Common Weakness Enumerations (CWE's). Dit artikel is gericht op de formele verificatie van CWE's in een dataset van hardwareontwerpen geschreven in SystemVerilog van Regenerative Artificial Intelligence (AI), mogelijk gemaakt door Large Language Models (LLM's). We hebben formele verificatie toegepast om elk hardwareontwerp als kwetsbaar of CWE-vrij te categoriseren. Deze dataset is gegenereerd door vier verschillende LLM's en bevat een unieke reeks ontwerpen voor elk van de tien CWE's waarop we ons in ons artikel richten. We hebben de geïdentificeerde kwetsbaarheden gekoppeld aan CWE-nummers voor een dataset van 4 gegenereerde SystemVerilog Register Transfer Level (RTL)-code. Er werd ook vastgesteld dat de meeste LLM's niet op de hoogte zijn van hardware-CWE's; daarom wordt er meestal geen rekening mee gehouden bij het genereren van de hardwarecode. Uit ons onderzoek blijkt dat ongeveer 10% van de hardwareontwerpen die door LLM's worden gegenereerd, vatbaar zijn voor CWE's, wat potentiële veiligheids- en beveiligingsrisico's met zich meebrengt. De dataset zou ideaal kunnen zijn voor het trainen van LLM’s en Machine Learning (ML)-algoritmen om zich te onthouden van het genereren van CWE-gevoelige hardwareontwerpen.”

Vind de technische papier hier. Gepubliceerd maart 2024.

Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov en Fabio Cappellini. “Allemaal kunstmatig, minder intelligentie: GenAI door de lens van formele verificatie.” (2024).arXiv:2403.16750v1

spot_img

Laatste intelligentie

spot_img