Chipmakers maken zich op voor fundamentele veranderingen in architecturen, materialen en basisstructuren zoals transistors en interconnects. Het nettoresultaat is meer processtappen, een grotere complexiteit voor elk van die stappen en stijgende kosten over de hele linie.

In de voorhoede zullen finFET's ergens na het 3nm (30 angstrom) knooppunt zonder stoom komen te zitten. De drie gieterijen die nog steeds op die knooppunten werken - TSMC, Samsung en Intel, evenals het onderzoeksbureau imec - zijn op zoek naar een vorm van poort-all-round transistors als de volgende transistorstructuur om meer controle te krijgen over gate-lekkage.

Deze aanpak werkt waarschijnlijk daarna nog voor nog een paar knooppunten, en mogelijk verder met de uitrol van forksheet FET's, een tussenstap ontwikkeld door imec. (Zie figuur 1) Toch gebruikt elk van deze bedrijven verschillende naamgevingsconventies, tijdlijnen en technologiemixen, waardoor het moeilijk is om te bepalen welke op een bepaald moment technologisch leiderschap heeft.

Fig. 1: N- en P-type forksheet FET-paar (links) en gestapelde nanosheet-FET (rechts). Bron: imec

"Als je terugkijkt, zijn we begonnen met bipolaire apparaten en zijn we overgestapt op planaire CMOS en op 3D-finFET's", zegt Kevin Zhang, senior vice president business development bij TSMC. “Nu gaan we over op nanosheet gate-all-round transistors. Maar de transistorstructuur gaat evolueren. Het zal niet elke generatie of node zijn, waar je een nieuwe architectuur moet inbrengen, want nieuwe transistors of architecturen duren heel, heel lang. We investeren al meer dan 10 jaar in nanosheettechnologie om voldoende vertrouwen te hebben om het op de 2nm-node te introduceren.”

Gieterijen zullen bestaande technologieën zo lang mogelijk uitbreiden, omdat elke verandering kostbaar is. Naast nieuwe productieprocessen die door de gieterij zijn ontwikkeld, zijn honderden processtappen met productieapparatuur nodig. De belangrijkste meetwaarden hier zijn de tijd die wordt besteed aan de productie van elke wafer, wat bijdraagt ​​aan de kosten, en tijd aan een voldoende opbrengst. Elke stap vereist veranderingen in alles, van EDA-tools, die moeten worden gecertificeerd op elk knooppunt en half-knooppunt voor elke gieterij, tot precies wanneer verschillende apparatuur in de productiestroom wordt ingebracht. Er kunnen meerdere invoegpunten zijn voor complexe chips. Dat maakt het moeilijk om de werkelijke tijdlijnen vast te stellen, en gieterijen kunnen niet doorgaan naar het volgende technologieknooppunt totdat ze geen verbeteringen meer hebben met behulp van bestaande technologie.

TSMC, de huidige procesleider - en de enige pure-play-gieterij aan de voorkant - is van plan te migreren naar GAA FET's op 2nm. Yuh-jier Mii, senior vice-president van R&D bij TSMC, zei in een recente presentatie dat finFET's op 3nm 18% snelheidsverbetering zullen bieden met hetzelfde vermogen, of 34% vermogensreductie bij dezelfde prestaties. Met nanosheets zal er een snelheidsverbetering van ongeveer 10% tot 15% zijn, een vermogensreductie van 25% tot 30% en een dichtheidstoename van 1.1x. Hij merkte ook op dat bestaande ontwerpregels compatibel zullen zijn op N2, waardoor hergebruik van IP mogelijk wordt.

Intel zal een soortgelijk pad volgen, met behulp van zijn versie van een GAA FET, een RibbonFET genaamd. Intel heeft ook gezegd dat het nog genoeg verbeteringen heeft in zijn finFET-technologie om finFET's uit te breiden voor nog een knooppunt.

"We bieden een geavanceerde finFET op het huidige productieknooppunt", zegt Rahul Goyal, vice-president en algemeen manager van product- en ontwerpecosysteemondersteuning bij Intel. "We kijken ook naar de node van de volgende generatie, die over een jaar of zo uitkomt. En dan is onze sweet spot - het meest geavanceerde knooppunt en waarvan we denken dat we ons kunnen differentiëren - in ontwikkeling bij verschillende klanten. Dit brengt ons in het tijdsbestek van 2024 tot 2025 en een beter begrip van wat onze klanten nodig hebben en hoe ze dit kunnen realiseren. De uitdaging is ervoor te zorgen dat we in de vroege fase met onze klanten samenwerken om ons leren zo veel mogelijk te versnellen, en dan ook om ons ecosysteem en onze partners in staat te stellen onze klanten van dienst te zijn. Het ecosysteem is zeer krachtig en is in de loop der jaren buitengewoon levendig geworden. Er zit veel R&D in dat ecosysteem.”

Samsung introduceert ondertussen GAA-technologie op 3nm, die het Multi-Bridge Channel FET's noemt. Het bedrijf beweert dat deze technologie het stroomverbruik met 45% kan verminderen, de prestaties met 23% kan verbeteren en het gebied met 16% kan verkleinen in vergelijking met een 5nm finFET. De volgende generatie zal het stroomverbruik tot 50% verminderen en de prestaties met 30% verbeteren, met 35% minder oppervlakte. Een van de belangrijkste verbeteringen die Samsung aanprijst, zijn instelbare kanaalbreedtes, waardoor het vermogen dat nodig is om signalen aan te sturen, kan worden verminderd.

What’s next?
Na GAA FET's zal de volgende technologische revolutie waarschijnlijk gestapelde GAA FET's bevatten, ook wel bekend als complementaire FET's (CFET's), voor schaling tot 50%. Deze wijziging breidt nanosheets in ieder geval nog een paar knooppunten uit. Hoeveel lagen er kunnen worden gestapeld, kan de uitbreidbaarheid van deze technologie bepalen.

"We kijken naar laterale nanodraden, nanosheets en een zekere mate van stapeling van laterale nanodraden en nanosheets voor de volgende paar technologiegeneraties", zegt David Fried, vice-president van computationele producten bij Lam Research. “Iedereen vindt het leuk om de volledige lijst van geavanceerde apparaten te overzien en naar verticale en laterale apparaten en stapels te kijken, maar de investering die nodig is om een ​​van deze wijzigingen aan te brengen, is zo groot dat fabrikanten er maar zeker van kunnen zijn dat ze er op zijn minst een paar zullen krijgen. knooppunten uit een grote overgang voordat ze die overgang maken. Je probeert deze beslissingen niet één knoop tegelijk te nemen.”

CFET's zullen naar verwachting ergens rond de 14 angstrom (1.4 nm) verschijnen, of wat het werkelijke aantal ook is - op dit moment is het niet bepaald. CFET's liggen al meer dan een decennium op de tekentafel en worden beschouwd als een evolutionaire stap van nanosheet- en forksheet-FET's. Met CFET's worden nFET- en pFET-draden gestapeld in een- of tweedraadsconfiguraties, wat een oppervlakte- en dichtheidsvoordeel oplevert terwijl de stroomlekkage bij de gate wordt beperkt. Die lekkage is de reden waarom een ​​batterij leegloopt of de elektriciteit blijft stromen, zelfs als een apparaat is uitgeschakeld.

Fig. 2: CFET-architectuur. Bron: Coventor, een Lam Research Company

Een aantal basisprincipes heroverwegen
In tegenstelling tot in het verleden, toen een proces kon worden gladgestreken over miljarden eenheden van hetzelfde ontwerp, eisen eindgebruikers meer op maat gemaakte oplossingen voor een bepaalde toepassing. In sommige gevallen worden deze ontworpen voor intern gebruik, zoals een hyperscale datacenter. Dat beperkt de hoeveelheid kennis van de industrie tot een specifiek ontwerp, dat verder wordt verminderd door kleinere volumes.

Tot overmaat van ramp worden sommige van deze apparaten gebruikt in veiligheids- en bedrijfskritieke toepassingen. Dus naast de productie in beperkte aantallen, is er vraag naar een grotere betrouwbaarheid over een langere levensduur.

Als reactie hierop wordt een aantal interessante strategieën ontwikkeld om met deze en aanverwante problemen om te gaan. In plaats van bijvoorbeeld te verwachten dat elke transistor of interconnect in een ontwerp perfect werkt - met een opbrengst van 100% - is het de bedoeling om op elk moment in de levensduur van een chip te kunnen identificeren welke slecht of slecht zijn. De nadruk ligt hier op veerkracht. In het verleden werd dit bereikt met redundantie, en de algemene opvatting was dat transistors gratis zijn. Maar die benadering is te duur in een heterogeen ontwerp, waarbij sommige rekenelementen en geheugens door de verschillende leveranciers worden gecreëerd.

"Er zijn twee problemen", zegt Andrzej Strojwas, CTO van PDF-oplossingen. “Ten eerste, hoe bepaal je heel vroeg dat een circuit niet gaat werken? En ten tweede, hoe bouw je een herconfigureerbare interconnect? U kunt actieve circuits gebruiken om die interconnect opnieuw te configureren. De standaardmanier om dit te doen, is dat u het testen doet nadat het fabricageproces voorbij is en u de zekeringen verbrandt. Maar als u de informatie inline hebt, via eBeam-scanning op de lage metaalniveaus, kunt u dit veel efficiënter doen. De granulariteit is anders.”

Toen Sony in 2 de Playstation 2000 introduceerde op basis van IBM's Cell-processor, was deze ontworpen met zes cores, hoewel er maar vijf nodig waren. De aanpak werd destijds als revolutionair beschouwd. Maar herconfigureerbaarheid voegt een geheel nieuw niveau van begrip toe van wat er gebeurt, van ontwerp tot productie, inclusief realtime analyse, de mogelijkheid om signalen naar behoefte om te leiden en om ontwerpen met veel meer precisie te partitioneren.

Ook de lithografie staat op het punt een belangrijke en kostbare verschuiving te ondergaan. EUV, die na ongeveer tien jaar vertraging is ingezet voor grootschalige productie op 5nm, loopt nu al achter. Op 3nm en 2nm zal opnieuw multi-patterning nodig zijn, tenzij ASML - de enige bron voor geavanceerde lithografieapparatuur - EUV met hoge numerieke apertuur (high-NA EUV) kan uitrollen, en tegen een redelijke prijs. High-NA EUV heeft een diafragma van 0.55, tegenover 0.33 voor EUV, en gebruikt een anamorfe lens om kenmerken aan de randen van een wafer correct af te drukken. Maar niet alle metaallagen hebben een EUV met een hoge NA nodig, wat betekent dat het waarschijnlijk als een puntgereedschap in de productiestroom zal worden geïntegreerd in plaats van als one-size-fits-all.

Een andere strategie die aan kracht wint, is co-optimalisatie van ontwerptechnologie, die front-end design veel nauwer met productie verbindt dan in het verleden. DTCO bestaat al jaren, maar wordt pas gebruikt bij de meest geavanceerde nodes.

"In het vlakke CMOS-tijdperk konden ontwerpers en technologieën voorspellen hoe een knooppunt zou schalen", zegt Ricardo Borges, productmarketingdirecteur in Synopsys ' Silicium Engineering Groep. "Dat soort intuïtie werd minder geloofwaardig met de introductie van finFET's, die een aantal nieuwe dingen in de mix introduceerden en het voorspellen van de kenmerken van het knooppunt moeilijker maakten. Tegenwoordig is er meer variatie en een groter aantal architecturen die moeten worden onderzocht. Op de korte termijn zien we bijvoorbeeld vroege releases van gate-all-round-technologieën. Daarnaast zijn er verschillende soorten apparaten, meer transistorarchitecturen, meer materialen en systemen die moeten worden geëvalueerd. Op een gegeven moment kan er een vervanging zijn voor silicium door andere materialen. We zien al nieuwe metalen zoals ruthenium en molybdeen voor toekomstige verbindingen, en bismut en antimoon voor RF, omdat ze een lagere soortelijke weerstand bieden. En dan zijn er bepaalde constructies, die imec scaling boosters noemt, die een nieuwe procestechniek kunnen zijn om de variabiliteit van een patroonaanpak te verminderen.”

Nog een andere benadering is om helemaal niet te schalen naar de meest geavanceerde nodes. Gieterijen zoals UMC en GlobalFoundries investeren zwaar in volwassen knooppunten, waar alternatieve benaderingen worden gebruikt om PPA te stimuleren. Gregg Bartlett, senior vice-president van technologie, engineering en kwaliteit bij GlobalFoundries, zei dat 80% van de chips die tegenwoordig in gebruik zijn, wordt vervaardigd op volwassen knooppunten, en hij verwacht dat dat aantal zal toenemen met de groei in geavanceerde verpakkingen, hybride binding, chiplets en meer domeinspecifieke ontwerpen.

Dat maakt ontwerpen op volwassen knooppunten echter niet minder complex. "We beginnen met materialen en ontwerpen vervolgens de chip, in plaats van te beginnen met de eindmarkt en uit te zoeken wat ze met het ontwerp willen doen en welke materialen erin passen", zei Bartlett. “SOITEC heeft 27 verschillende soorten SOI-materialen (silicium on isolator) met verschillende diktes van de doos, verschillende diktes van silicium en verschillende kristaloriëntaties. Begrijpen waarom het ene substraat beter is dan het andere is een heel belangrijke overweging. En dat ligt niet aan de materiaaleigenschappen. Het is omdat tegen de tijd dat het volledig is geïntegreerd in de prestaties op systeemniveau, je begrijpt hoe dit zich vertaalt."

Verschillende mogelijkheden
Wat verrassend is, is hoeveel R&D er gebeurt op alle procesknooppunten, niet alleen aan de voorkant, en dat onderzoek waarschijnlijk zal exploderen met de goedkeuring van de CHIPS And Science Act in de Verenigde Staten en de European Chips Act, die een trechter zal vormen. gezamenlijk meer dan $ 100 miljard in voor onderzoek op verschillende gerelateerde gebieden.

Dit omvat siliciumfotonica voor multi-chip en multi-module/pakketcommunicatie, dat op grote schaal wordt gebruikt in datacenters om servers met opslag te verbinden. Het zal steeds vaker worden gebruikt over kortere en kortere afstanden. Licht is erg snel, kost weinig energie om signalen daadwerkelijk uit te zenden en het genereert heel weinig warmte. Maar het vereist ook monitoring op thermische fluctuaties, die signalen buiten het bereik van filters kunnen duwen, en inspectie op ruwheid in golfgeleiders, die signalen beïnvloeden. In tegenstelling tot elektronen houden fotonen niet van hoeken, wat een van de uitdagingen is bij het inbouwen van fotonica in chips.

"Voor ons willen we twee apparaten kunnen simuleren die op een of andere manier aan elkaar zijn gebotteld, en een combinatie van beide kunnen emuleren en simuleren", zei Bartlett. “De EDA-jongens doen er goed aan om op de achtergrond bij te blijven. We hadden net een aankondiging met een van de EDA-leveranciers op ons 45CLO-platform (C, L en O zijn verschillende golflengtebanden, elk met een ander verlies) omdat je nu elektro-optica probeert te doen. Dat zijn gebieden die voorop lopen in de branche en we proberen onze klanten de juiste ontwerptools te bieden.”

Het aanbod van speciale gieterijen is ook booming. "De sterke vraag naar wafers zorgde ervoor dat onze fabrieken op volle capaciteit bleven draaien en dat de prijzen hoger dan gemiddeld waren in combinatie met onze totale omzet," zei UMC President Jason Wang, tijdens een recente winstoproep. "SoC-technologieën, zoals niet-vluchtig geheugen, energiebeheer, RF-SOI en OLED-beeldschermstuurprogramma's zijn noodzakelijke toepassingen in 5G, AIoT en automotive. En onze strategie om ons te concentreren op speciale technologieën is succesvol geweest - het draagt ​​nu bij aan meer dan de helft van onze wafer-inkomsten.”

Wang merkte op dat de voortdurende elektrificatie van auto's ook een katalysator is voor toekomstige groei.

Overige opties
Misschien wel de grootste verschuiving van allemaal komt op het gebied van verpakkingsopties en chiplets. Er zijn veel manieren om verschillende stukken samen te voegen, waaronder een mix van digitale logica die is ontwikkeld op de meest geavanceerde knooppunten met andere logische, analoge en verschillende soorten geheugens die zijn ontwikkeld op volwassen knooppunten. Naarmate ontwerpen steeds heterogener worden en op maat worden gemaakt voor specifieke toepassingen en gebruikssituaties, is er een groeiende behoefte om er nog meer flexibiliteit aan toe te voegen.

"Een klant met wie we spraken had een zeer complexe interruptcontroller", zegt Andy Jaros, vice president sales, marketing and solutions architecture bij FlexLogix. “Ze moesten anticiperen op alle verschillende permutaties die hun klanten zouden willen om hun chip op te starten, inclusief welke randapparatuur ze moeten aansluiten of beschikbaar maken voor de buitenwereld, en ze probeerden dat te doen onder softwarebesturing. Wat ze ontdekten, is dat hoe ze het ook hadden geconfigureerd of hoe complex die interruptcontroller ook was, die interruptcontroller niet zou worden ondersteund. Dat is waar de embedded FPGA in het spel komt. U kunt een veel eenvoudigere interruptcontroller hebben en die interruptcontroller is gericht en specifiek ontworpen voor elke klant. U hoeft nu dus niet te anticiperen op elke mogelijke opstartcase, opstartvolgorde of combinatorische variatie. Kortom, wanneer de klant het nodig heeft, genereer je wat nieuwe RTL en zet je het in voor de sequencing-vereisten van die klant.

Het mixen en matchen van verschillende componenten en processen levert ook enkele onverwachte resultaten op. Overweeg hybride bonding, die een veel directere manier biedt om verschillende componenten met elkaar te verbinden dan ze aan elkaar te solderen.

"Vanwege de langzame temperatuurprocessen van soldeer, beperkt het veel van de downstream-toepassingen die ze willen doen", zegt Kim Yess, uitvoerend directeur van de Wafer Level Processing Business Division bij Brewer Science. “We zien ook waar klanten de integratie van soldeerballen aan het doen waren dat ze zo veel vervorming of breuken hadden dat ze nu hybride bonding overwegen. Het gaat sneller dan echte heterogene integratie.”

Koper-naar-koper hybride binding is het verst, maar er wordt gewerkt aan het gebruik van diëlektrica voor de binding. "We werken parallel met een polymeer diëlektricum om hetzelfde te doen", zegt Dongshun Bai, een wetenschapper bij Brewer Science. "Het is nog in de vroege ontwikkelingsfase."

Een ander voordeel van hybride bonding is dat het de spanningspunten in de bonding vermindert, die scheuren in de soldeerballen kunnen veroorzaken, vooral in de hoeken. "We hebben gehoord over grote uitdagingen zoals laterale uitlijning," zei Bai. "Als de uitlijning minder dan 2 micron is, kunnen ze problemen hebben. En als de microbump-verbinding kleiner wordt, wordt de stabiliteit een punt van zorg.”

De toekomst
In tegenstelling tot in het verleden, toen de hele chipindustrie in de slotfase marcheerde naar het volgende procesknooppunt, zijn er veel mogelijke wegen in overweging. Er wordt gewerkt aan bestaande knooppunten om functies op fotomaskers nauwkeuriger af te drukken met behulp van kromlijnige maskervormen. "Vandaag de dag, zelfs als je een cirkel tekent, komt deze vervormd op het masker terecht", zegt Aki Fujimura, CEO van D2S. “Om het elke keer consequent te doen, zou het veel groter moeten zijn, en dat zou niet handig zijn. Dus je moet naar de rand van levensvatbaarheid gaan, en dat zegt bijna per definitie dat het een beetje varieert, omdat het groter moet zijn om betrouwbaar te zijn. Maar het is jouw taak om het zo klein mogelijk te maken.”

Dit is waar kromlijnige maskers passen. Met behulp van multi-beam e-beam kunnen maskervormen veel nauwkeuriger worden afgedrukt om in feite de witte ruimtes te sluiten die zijn gemaakt om rekening te houden met deze onnauwkeurigheden. Als dit op de juiste manier wordt gedaan, kunnen dit soort technologieën helpen om knooppunten uit te breiden.

En alsof dat niet voldoende is, zijn er ontwikkelingsinspanningen aan de gang met 2D-materialen voor koolstofnanobuis-FET's, die op de radar staan ​​van alle toonaangevende gieterijen. Of die structuren zich ook daadwerkelijk zullen voordoen voor reguliere toepassingen, voor speciale chips, of helemaal niet, valt nog te bezien. Terwijl het onderzoek naar verschillende transistorstructuren met exotische materialen doorgaat, kijken toonaangevende gieterijen naar architecturen en geavanceerde verpakkingen als mogelijke paden voorwaarts, al dan niet met de hulp van OSAT's.

Wat zeker lijkt, is dat de concurrentie aan het opwarmen is in plaats van af te nemen, en de race is begonnen om snel, tegen de laagst mogelijke kosten en met maximale betrouwbaarheid halfgeleiders massaal aan te passen. De vraag is nu wat de beste weg voorwaarts is, en dat moet nog bewezen worden.