IC 레이아웃은 주조소나 IDM에서 제조가 승인되기 전에 정확성을 보장하기 위해 광범위한 설계 규칙 검사를 거칩니다. 플라즈마 유도 손상(PID)이 MOSFET 장치의 신뢰성을 낮출 수 있는 칩 제조 중에 발생하는 안테나 효과라는 것이 있습니다. 레이아웃 디자이너는 DRC(Design Rule Check)를 실행하여 PID를 위반하는 영역을 찾은 다음 모든 검사를 통과하도록 편집합니다.

기존 안테나 설계 규칙은 금속(또는 비아) 레이어부터 MOSFET 게이트 레이어까지 측정하며, 면적 비율이 너무 크면 보호 다이오드를 추가하여 레이아웃을 수정해야 합니다.

안테나 효과를 위한 기존 DRC가 처리할 수 없는 IC 레이아웃 시나리오 중 하나는 아래와 같이 여러 개의 절연된 P형 웰을 사용하여 여러 전력 도메인을 갖는 AMS 설계에 대한 것입니다. 다음 네 가지 시나리오에는 경로 기반 확인이라는 새로운 접근 방식이 필요합니다.

이러한 네 가지 레이아웃 시나리오는 금속 및 MOSFET 게이트 레이어의 면적 계산 중에 장치, 연결 및 전기 경로를 알고 있는 EDA 도구를 통해서만 감지할 수 있습니다. 이곳은 구경 PERC 복잡한 경로 기반 검사를 수행하여 PID 영역을 식별하고, 정전기 방전(ESD) 문제를 찾고, 설계 그룹이 찾고 있는 다른 경로를 찾을 수 있는 Siemens EDA의 도구가 사용됩니다. Calibre PERC를 사용하기 위한 PID 흐름은 다음과 같습니다.

IC 레이아웃에서 이 흐름을 사용하고 Calibre RVE 결과 뷰어의 결과를 보면 PID 위반이 발견된 것으로 나타났습니다. 위험 연결은 metal1 수준에서 설정되었지만 보호 연결은 metal2 수준까지 발생하지 않았기 때문입니다.

다음 PID 위반은 금속층과 N-매장층(nbl)의 불균형한 면적 비율에서 식별되었습니다. 보라색(rve)으로 강조 표시된 영역이 피해 장치입니다.

완전한 PID 적용 범위를 얻으려면 설계 팀이 기존 DRC 기반 안테나 검사와 경로 기반 검사를 모두 사용해야 합니다. 예방 단계로 설계 단계 초기에 DRC 유형 검사를 실행하세요. 레이아웃에서 더 많은 금속 연결이 완성되고 격리된 P형 유정 전체에 경로가 형성되면 이제 경로 기반 검증을 추가하여 완전한 적용 범위를 제공해야 할 때입니다.

이 초기 IC 레이아웃에서는 기존 DRC 기반 안테나 검사를 실행하여 레이아웃이 PID 검증을 통과했는지 확인해야 합니다.

IC 레이아웃에 더 많은 금속 경로가 추가되면 위험 연결과 보호 연결을 모두 제대로 이해하는 경로 기반 도구를 사용해야 합니다.

요약

IC 레이아웃은 사용 중인 파운드리 또는 제조 공정에서 설정한 신뢰성 및 수율 요구 사항을 통과하기 위해 엄격한 설계 규칙을 충족해야 합니다. 초기 단계 레이아웃에는 기존 DRC 기반 안테나 설계 규칙을 계속 사용할 수 있지만 상호 연결을 완성하기 위해 더 많은 금속 레이어가 추가됨에 따라 Calibre PERC를 사용한 경로 기반 검사가 필요해졌습니다.

격리된 P-웰 전체에 경로가 설정되면 Calibre PERC의 경로 기반 흐름을 사용하여 IP, 블록/모듈, 심지어 사인오프를 위한 전체 칩 수준에서 IC 레이아웃을 확인할 수 있습니다. 따라서 안정성과 수율 목표를 충족하려면 두 흐름을 함께 사용하는 것이 좋습니다.

읽기 기술 논문 지멘스 온라인에서.

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• 출처: https://semiwiki.com/eda/342918-checking-and-fixing-antenna-effects-in-ic-layouts/