CMP(Chemical Mechanical Planarization)는 많은 메모리 및 논리 장치의 반도체 처리 중에 필요합니다. CMP는 반도체 제조 중에 평면 표면을 생성하고 균일한 층 두께를 달성하고 다음 처리 단계 전에 장치 토폴로지를 최적화하는 데 사용됩니다. 불행하게도, 반도체 소자의 표면은 이 공정 동안의 상이한 제거율로 인해 CMP 후에 균일하지 않다. 평탄화 중 CMP 슬러리, 압력, 연마제 및 기타 CMP 변수와 같은 요인이 표면 제거율을 불균일하게 만들 수 있습니다. CMP 제거율의 이러한 변화는 디싱 및 침식 결함을 유발할 수 있습니다. CMP는 국부적으로 뿐만 아니라 전체 웨이퍼에 걸쳐 다른 레이아웃 밀도를 가진 패턴화된 웨이퍼에서 다양하고 예상치 못한 토폴로지를 생성할 수 있습니다.

메모리 및 로직 장치의 모든 CMP 공정 중에서 BEOL(Back End of Line) 반도체 공정의 금속성 CMP가 점점 중요해지고 있습니다. 패턴 밀도의 차이로 인한 CMP 침식 및 디싱 불량은 금속 라인의 피치와 폭이 감소함에 따라 심각한 문제가 되고 있습니다. 이러한 디싱 및 침식 결함은 BEOL 구조에서 수율 손실 및 신뢰성 문제를 일으킬 수 있습니다[1].

그림 1은 반도체 장치의 BEOL 부분에서 일반적인 금속 CMP 공정을 개략적으로 보여줍니다. 유전체 에칭 단계 후에 금속이 장치에 증착됩니다. 에칭 단계는 M2 및 Via 형성을 위한 다마신 공정을 사용합니다. 그 후, 화학적 기계적 평탄화가 일어난다. CMP 공정에서 주요 금속은 배리어 금속이 노출될 때까지 높은 제거 속도로 연마됩니다. 다음으로, 배리어 메탈이 유전층까지 제거됩니다. 마지막으로 오버폴리싱 단계에서 웨이퍼 전체에 남아 있는 금속 잔류물을 제거하기 위해 금속 및 유전체 층이 폴리싱됩니다.

그림 1: 기존 금속 CMP 공정.

불행히도, 과잉 연마 과정에서 침식 및 디싱이 발생할 수 있습니다. 유전체 침식은 금속 패턴 밀도의 영향을 받을 수 있고 디싱은 패턴/트렌치 너비의 영향을 받을 수 있습니다[2]. 그림 2(a)는 CMP 후 침식 및 디싱의 예를 보여줍니다. 침식은 다이어그램 오른쪽의 조밀한 패턴 영역에서 볼 수 있고 디싱은 왼쪽에 표시됩니다. 이 유전체 침식 및 디싱은 비아 접촉 문제로 이어질 수 있습니다. 그림 2(b)에서 SiN 블록은 유전체 식각 단계 동안 완전히 식각되지 않고 디바이스의 조밀한 M1 부분(오른쪽 ). 이 불완전한 에칭 프로세스는 M1과 비아 사이에 고저항(HR) 결함을 생성하여 RC 지연 및 성능 문제를 유발할 수 있습니다. M1 부식은 M1 패턴 밀도와 부식 속도에 미치는 영향에 따라 M2 금속 과잉 연마 단계 동안 금속 잔류물을 남길 수도 있습니다(그림 2(c) 참조).

그림 2: (a) 금속 디싱 및 유전체 침식; (b) 조밀한 M1 패턴 밀도 영역에서 Via 접촉에 대한 불충분한 에칭; (c) M2 CMP 공정 후 남은 금속 잔류물.

엔지니어는 SEMulator3D 공정 시뮬레이션을 사용하여 패턴 밀도 변화로 인한 침식 및 디싱을 포함한 CMP 결함을 분석할 수 있습니다. CMP 공정 모델은 실제 웨이퍼 데이터로 보정할 수 있으며 이후에 다른 패턴 밀도에서 SEMulator3D에서 시뮬레이션할 수 있습니다. 그림 3에서 CMP 시뮬레이션 모델의 결과는 동일한 선폭 설계로 다양한 레이아웃 밀도에 걸쳐 표시됩니다. 레이아웃 밀도의 함수로서 침식량의 그래프는 시뮬레이션에서 레이아웃 밀도가 증가함에 따라 침식 두께가 증가함을 보여줍니다.

그림 3: (a) 패턴(또는 레이아웃) 밀도가 35-60%인 테스트 장치의 시뮬레이션된 수직 절단 프로파일. (b) M1 레이아웃 밀도의 함수로서의 침식량.

그림 4에서 보는 바와 같이 M1과 비아 사이의 접촉 면적이 감소하여 M1 패턴 밀도가 증가할수록 비아 저항이 증가한다. 고밀도 영역의 M1 저항도 M1의 높이가 낮아 패턴 밀도가 증가함에 따라 증가하지만 격리(Iso) 영역의 M1 저항은 변하지 않습니다. 비아 및 M1 저항의 상위 사양이 각각 40Ω/um 및 50Ω/um으로 설정된 경우 엔지니어는 최대 40% M1 패턴 밀도가 허용 가능하도록 지정해야 합니다(그림 4(a)의 사양 제한 빨간색 선 참조). ) 및 4(b)).

그림 4: (a) M1 패턴 밀도의 함수로서 비아와 M1 사이의 비아 저항 및 접촉 영역 (b) M1 패턴 밀도의 함수로서 밀집되고 고립된 영역의 M1 저항.

불행히도 40%의 최대 패턴 밀도를 선택하는 것은 M1 및 Via 저항과 관련된 데이터에만 기반한 경우 잘못된 결정일 수 있습니다. M2 CMP 공정이 완료된 후에도 금속 잔류물 결함이 있을 수 있으며 패턴 밀도는 CMP 후 금속 잔류물 및 후속 결함의 양에 영향을 미칩니다(앞서 언급함). 그림 5a에서 패턴 밀도가 2%에서 35%로 증가하면 금속 잔류물 결함(M40 라인에 걸친 전기적 단락)이 분명해집니다. SEMulator3D에서 단락 결함은 저항을 추출하거나 개별(단락되지 않은) M2 금속 라인의 수를 계산하여 측정됩니다. 이 예에서는 단락되지 않은 금속 라인의 수를 확인하여 단락 결함을 확인했습니다. 시뮬레이션은 35% 패턴 밀도에서 단락이 없음을 나타내지만 패턴 밀도가 0% 이상일 때 M1 금속 잔류 결함으로 인해 단락 수가 40에서 2로 증가합니다(그림 5b). CMP 오버폴리쉬 단계는 M2 CMP 공정 동안 추가적인 M2 금속 잔류물을 제거하기 위해 증가될 수 있지만, M2 높이를 감소시키고 M2 저항을 증가시킬 것입니다. 그림 6에서 볼 수 있듯이 두 번째 예측된 단락 결함은 추가 40nm 오버폴리시를 사용하여 3% 패턴 밀도에서 제거할 수 있습니다(기록 프로세스와 비교). 불행히도 이 추가 3nm CMP 오버폴리싱은 허용할 수 없는 M2 저항(40ohm/um 예산 이상)을 생성하므로 권장되지 않습니다.

그림 5: (a) 다양한 패턴 밀도에서의 측정 데이터 (b) 3 및 2% 패턴 밀도에서 M35 금속 잔류물을 표시하는 40D 시뮬레이션 장치 섹션.

그림 6: nm 단위의 다양한 과잉 연마량의 함수로서의 M2 저항(패턴 밀도=40%).

이 경우 올바른 설계 결정은 CMP 부식, 디싱, 저항 및 현재 CMP 공정 기능과 관련된 모든 시뮬레이션 데이터를 고려할 때 패턴 밀도를 35%로 제한하는 것입니다. 이 연구를 바탕으로 BEOL 수율과 신뢰성은 국부적인 금속 패턴 밀도를 제한하는 설계 규칙을 최적화하고 패턴 밀도가 높은 영역에서 금속 부식을 줄이기 위해 CMP 공정 개선을 구현함으로써 향상될 수 있습니다.

참고자료

[1] M. Gupta et al., IEEE/SEMI Advanced Semiconductor Manufacturing Conf에서 "웨이퍼 규모 3D IC를 위한 평탄화 수율 제한기". 및 워크샵, 2002년 278월, pp. 283–XNUMX

[2] 루오, J.; Dornfeld, D. 서브마이크론 IC 제조를 위한 화학적 기계적 평탄화의 통합 모델링; Springer: 베를린/하이델베르크, 독일, 2004.