디자인 IP는 오늘날 반도체 산업의 혁신에 핵심적인 기여를 하고 있습니다. 실리콘 설계의 복잡성과 규모가 증가함에 따라 설계 및 검증 시간도 늘어납니다. 설계 IP는 설계 구성요소의 모듈화 및 재사용을 가능하게 하여 설계자가 이미 존재하는 구성요소를 기준선으로 활용하여 설계 일정을 가속화할 수 있도록 합니다. 따라서 디자인 IP의 사용이 지난 XNUMX년 동안 빠르게 성장한 것은 놀라운 일이 아닙니다.
그러나 실리콘 설계의 다른 구성 요소와 마찬가지로 IP에는 IP 라이브러리에 포함된 수많은 보기와 값으로 인해 감지하기 어려운 오류가 포함될 수 있습니다. 이 기사에서는 Solido Crosscheck가 설계 IP의 정확성을 효과적으로 검증하고 설계 흐름의 초기에 문제를 포착할 수 있는 방법을 설명합니다.
강력한 QA 방법론의 중요성
디자인 IP는 최신 IC 디자인의 빌딩 블록이므로 기능 및 PPA(전력/성능/면적)를 제외하고 IP에 대한 가장 중요한 메트릭 중 하나는 QA 관점에서 IP의 품질입니다.
그림 1: IP 생산 및 통합 흐름에 사용되는 다양한 디자인 보기 및 형식.
강력한 QA를 통과한 설계 IP는 통합이 더 쉽고, 결과적으로 더 나은 실리콘 결과를 가져오고, 생산 일정을 단축하는 데 도움이 됩니다. 이는 적절한 QA 방법론을 통해 설계 IP가 다음과 같은 QA 메트릭을 갖도록 보장하기 때문입니다.
- IP 정보의 정확하고 일관된 캡슐화: 물리적, 타이밍, 전기 및 기타 보기와 같은 다양한 디자인 보기 및 형식이 정확하고 서로 정렬됩니다.
- 도구에 구애받지 않는 IP 사용성: IP는 통합 도구와 무관합니다. 예를 들어 EDA 흐름이나 혼합 공급업체 흐름에 관계없이 모든 도구 집합과 잘 작동하는 IP입니다.
- 데이터시트 및 문서와 일치하는 IP 성능 및 사양: 통합 팀은 데이터시트 및 기타 문서에 의존하여 IP 사용에 대한 결정을 내릴 수 있습니다.
이러한 특성과 왜 중요한지 자세히 살펴보겠습니다.
IP 정보의 정확하고 일관된 캡슐화
합성, 배치 및 경로 지정 또는 디지털/아날로그 온톱 환경과 같은 통합 도구를 사용하려면 입력 라이브러리 및 IP 정보가 정확하고 일관성이 있어야 설계 종료 또는 최종 통합을 적절하게 수행할 수 있습니다. 설계 IP의 오류는 설계 종료를 위한 추가 일정 시간 및 엔지니어링 시간 또는 값비싼 엔지니어링 변경 주문(ECO) 및 재스핀으로 이어질 수 있습니다.
이러한 오류에는 셀 또는 핀 이름의 차이, 레이아웃 보기 누락, 일치하지 않는 금속 레이어 또는 서로 다른 디자인 형식에서 일치하지 않는 셀/IP 블록 크기와 같은 더 미묘한 문제가 포함될 수 있습니다. 일부 문제는 P&R 도구 또는 아날로그 통합 환경에서 포착할 수 있지만 많은 문제는 발견되지 않은 채로 남아 있어 설계 흐름의 후반부에 값비싼 문제를 일으킬 수 있습니다.
이 때문에 칩 수준 설계, 구현 및 검증 팀과 같은 IP 통합 팀은 일반적으로 설계의 모든 구성 요소에 대해 들어오는 IP 검사를 실행합니다. 그러나 이러한 팀은 표준 셀, 임베디드 SRAM 및 맞춤형 IP 블록을 포함하여 다양한 IP를 관리하기 때문에 이러한 문제가 여러 위치에서 발생할 경우 설계 IP의 불일치 또는 기타 오류를 제거하는 것은 리소스 집약적인 작업이 됩니다.
설계 보기에서 정확하고 일관된 잘 테스트된 IP로 작업하면 통합이 더 쉽고 예측 가능한 생산 일정이 가능하며 프로젝트에 대한 IP를 선택할 때 고려해야 할 주목할만한 요소입니다.
도구에 구애받지 않는 IP 사용성
서로 다른 IP 통합 팀은 서로 다른 도구 세트를 사용하고 많은 통합 팀은 혼합 공급업체 도구 세트로 구성된 방법론을 사용합니다.
IP 제공자로서 도구 흐름 전반에 걸쳐 IP 사용성을 보장하면 잠재적 사용자 기반과 해당 IP의 범위가 확장되어 더 많은 팀이 칩 수준 설계에 IP를 포함함으로써 혜택을 받을 수 있습니다. 따라서 가능한 한 IP QA는 도구의 하위 집합만을 대상으로 하도록 제한되어서는 안 됩니다.
그러나 EDA 도구는 수용 가능한 입력 데이터로 간주되는 기준이 다른 경향이 있기 때문에 이는 말처럼 쉽지 않습니다. 일부 도구의 경우 입력 데이터의 일반적인 문제를 자동으로 수정하거나 보정하는 기능은 특히 프로토타이핑 또는 구현 단계를 통과할 때 이점으로 간주됩니다.
IP가 다양한 EDA 도구 세트에서 광범위하게 사용 가능하도록 하려면 강력한 IP QA 방법론이 사용하는 편의의 "바로 가기"에 영향을 받지 않는 사양(예: .lib, LEF, GDS2, SPICE 등)을 준수하는지 확인해야 합니다. 통합 도구의 하위 집합입니다.
데이터시트 및 문서와 일치하는 IP 성능 및 사양
데이터시트와 문서는 디자인 IP의 필수적인 부분이며 종종 IP에 대한 디자인 보기 중 하나로 간주됩니다. 명확하고 간결하며 정확한 데이터시트는 IP 통합 시간을 단축하는 데 도움이 될 뿐만 아니라 IP가 대상 애플리케이션에 적합한지 여부에 대한 유용한 통찰력을 제공합니다.
또한, 설계 IP에 대한 각 개정에 대해 성능 및 사양이 의도적으로(예: IP의 전체 전력 향상을 목표로) 변경되거나 변경의 부작용(예: 타이밍 또는 레이아웃 수정으로 인한 전력 차이)으로 변경될 수 있습니다.
따라서 QA 방법론은 IP 속성이 데이터시트 및 기타 문서와 일치하는지 확인하고 문서를 업데이트하는 데 필요한 정보를 제공하거나 불일치가 감지될 때 IP에서 수정해야 할 사항을 식별할 수 있어야 합니다. 이를 통해 IP 통합 팀이 IP를 사용할 때 설계 결정을 내리기 위한 정확한 정보를 얻을 수 있습니다.
포괄적이고 반복 가능하며 확장 가능한 IP QA 설정
Solido Crosscheck는 모든 IP 유형에 대해 작동하는 포괄적인 IP QA 프레임워크를 제공합니다. 이것은 설계 IP 데이터를 위한 독립적이고 도구에 구애받지 않는 QA 솔루션이며 IP 생산 및 통합 흐름에 사용되는 다양한 설계 보기와 형식을 이해하고 평가할 수 있습니다. 또한 API로 사용자 정의할 수 있어 사용자 정의 검사 및 보고서가 가능합니다.
그림 2: Solido Crosscheck IP QA 프레임워크.
설계 팀은 Solido Crosscheck를 사용하여 IP가 정확하고 견고하며 최상위 설계에 쉽게 통합되어 칩 수준에서 설계 및 검증 주기가 빨라지도록 보장할 수 있습니다.
자세한 내용은 Solido Crosscheck를 확인하십시오. 여기에서 지금 확인해 보세요..
