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Vorhersage des Verzugs in verschiedenen Arten von IC-Stacks in der frühen Phase des Gehäusedesigns

Datum:

Ein neues technisches Papier mit dem Titel „Warpage Study by Employing an Advanced Simulation Methodology for Assessing Chip Package Interaction Effects“ wurde von Forschern von Siemens EDA, D2S und Univ. veröffentlicht. Grenoble Alpes, CEA, Leti.

Abstract:
„Für die Untersuchung des Verzugs wird eine physikbasierte Multiskalen-Simulationsmethode eingesetzt, die die durch die Gehäuseherstellung erzeugten Spannungsschwankungen analysiert. Die Methodik kombiniert einen koordinatenabhängigen Extraktor für anisotrope effektive Eigenschaften mit einer Finite-Elemente-Analyse (FEA)-Engine und berechnet mechanische Spannungen global auf einer Paketskala sowie lokal auf einer Merkmalsskala. Zum Zweck der mechanischen Fehleranalyse in der frühen Phase eines Verpackungsdesigns wurden die Verzugsmessungen für die Kalibrierung des Werkzeugs verwendet. Die Verzugsmessungen an Leiterplatten-, Interposer- und Chiplet-Proben während des Erhitzens und anschließenden Abkühlens wurden zur Kalibrierung der Modellparameter verwendet. Die Ergebnisse der Verformungssimulation am gesamten Gehäuse, dargestellt durch den PCB-Interposer-Chiplets-Stack, zeigen die insgesamt gute Übereinstimmung mit dem Messprofil. Die durchgeführte Studie zeigt, dass das entwickelte EDA-Tool (Electronic Design Automation) und die Methodik zur genauen Verformungsvorhersage in verschiedenen Arten von IC-Stacks in einem frühen Stadium des Gehäusedesigns verwendet werden können.“

Finden Sie das Technische Papier hier. Veröffentlicht März 2024.

Jun-Ho Choy, Stéphane Moreau, Catherine Brunet-Manquat, Valeriy Sukharev und Armen Kteyan. 2024. Warpage-Studie unter Einsatz einer fortschrittlichen Simulationsmethodik zur Bewertung von Chip-Package-Interaktionseffekten. In Proceedings of the 2024 International Symposium on Physical Design (ISPD '24). Association for Computing Machinery, New York, NY, USA, 85–90. https://doi.org/10.1145/3626184.3635284

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