Jeder IC-Designer ist bestrebt, eine „saubere“ oder fehlerfreie Zell-, Block-, Chiplet-, SoC- oder 3DIC-Baugruppe zu erstellen, bevor er seine Arbeit zur vollständigen Freigabeverifizierung weitergibt. Allerdings ist es wahrscheinlich der am wenigsten effiziente Ansatz, produktionsreife Layouts zu erhalten, bis zur Freigabeverifizierung zu warten, um herauszufinden, wie gut Sie abgeschnitten haben, und wirkt sich dadurch auf die Produktivität der Ingenieure, Projektzeitpläne und Hardwareressourcen aus. Ein nach links verlagerter Ansatz beim IC-Design, bei dem die Verifizierungsanalyse früh und während des gesamten IC-Designzyklus durchgeführt wird, bietet erhebliche Wettbewerbsvorteile. Die in der Calibre nmPlatform-Tool-Suite verfügbaren Frühanalysefunktionen bieten bewährte, innovative Shift-Left-Lösungen, einschließlich künstlicher Intelligenz, die es Designunternehmen ermöglichen, die gewünschte Produktivität, Effizienz und Kostensenkung zu erreichen und gleichzeitig Ergebnisse in Calibre-Qualität sicherzustellen.

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