Experten am Tisch: Semiconductor Engineering setzte sich zusammen, um mit Anirudh Devgan, Präsident und CEO von Cadence, über die wirtschaftlichen Bedingungen und deren Auswirkungen auf das Chipdesign zu diskutieren; Joseph Sawicki, Executive Vice President von Siemens EDA; Niels Faché, Vizepräsident und Geschäftsführer bei Keysight; Simon Segars, Berater bei Arm; und Aki Fujimura, Vorsitzender und CEO von D2S. Diese Diskussion fand vor einem Live-Publikum auf der jüngsten Veranstaltung der Electronic System Design Alliance statt. Was folgt, sind Auszüge aus dieser Diskussion. Um den ersten Teil anzuzeigen, klicken Sie hier.
SE: Früher dachten wir, dass EDA rezessionssicher sei, weil das Design während eines Abschwungs immer weitergeht? Ist das noch wahr?
Devgan: Das stimmt mehr denn je. In den nächsten fünf Jahren wird sich der Halbleitermarkt voraussichtlich auf 1 Billion US-Dollar verdoppeln. Das ist gut für EDA und für IP. Darüber hinaus entwerfen Systemfirmen mehr Silizium, und das wird nicht aufhören. Das ist ein guter Trend für unser Geschäft. Und schließlich investieren wir aufgrund der Kopplung von Systemebene und Chipebene stark in Design und Analyse auf Systemebene, und das ist ein wachsendes TAM. Es könnte also eine gewisse Korrektur geben, aber das wäre mehr auf der Angebotsseite als auf der Designseite. Das ist natürlich sehr schwer vorherzusagen. Aber wenn man sich diese Megatrends anschaut, sind sie sehr positiv.
Faché: Ich stimme zu. Es gibt neue Anwendungen und weitere Branchen. Das sind alles gute Nachrichten. Kurzfristig ist eine Herausforderung, mit dem Unterschied zwischen Nachfrage und Angebot. Ich war kürzlich auf einer Europareise und habe mit einigen unserer Halbleiterkunden darüber gesprochen. Manchmal haben sie eine Nachfrage nach ihren Produkten, die 30 % höher ist als das, was sie anbieten können. Fabriken sind für die nächsten Jahre ausgebucht, aber sie bauen Kapazitäten aus. Ich habe einige dieser Konstruktionen gesehen. Wir rechnen in den nächsten 18 bis 24 Monaten mit einem Gleichgewicht zwischen Angebot und Nachfrage. Darüber hinaus gibt es in unserem Geschäft einen säkularen Wachstumstrend. Es gibt mehr Bewerbungen, mehr Designstarts und neue Startups. Dies ist ein sehr dynamischer Markt. Es wird viel in neue Projekte und neue Startups investiert. Sie alle müssen aufrüsten und suchen nach geistigem Eigentum, das im Zusammenhang mit dem Kern ihres Geschäfts steht. Und sie brauchen Beratungsleistungen. Wir sind also an einem wirklich guten Ort.
Sawicki: Jeder erinnert sich an die Zeit vor 10 Jahren, als alle sagten, Moores Gesetz sei tot, oder als sie sagten, dass es niemals einen 90-nm-Knoten geben würde. Designanfänge würden zu nichts zusammenbrechen, und nur vier Unternehmen würden Chips herstellen. Nichts davon ist passiert. Designstarts nehmen eher radikal zu. Es ist eine großartige Zeit, in diesem Geschäft zu sein. Aber es ist auch eine Herausforderung, denn das sind anspruchsvolle Kunden.
SE: Moores Gesetz wird nicht so schnell enden, aber es verlangsamt sich. Wir sehen viel mehr heterogene Designs in Verpackungen. Welche Auswirkungen hat das?
Devgan: 1997 habe ich den Leuten gesagt, dass System-in-a-Package System-on-a-Chip ersetzen würde. Bis es soweit war, hat es 25 Jahre gedauert. System-in-a-Package hat viele Vorteile. Sie können Silizium wiederverwenden, nicht nur IP-Wiederverwendung. Das Mooresche Gesetz kann noch mehrere Generationen lang fortbestehen, was weitere 5 bis 10 Jahre sind. Wenn die Skalierung also 10 Jahre lang fortgesetzt werden kann und Sie 3D-IC obendrauf hinzufügen können, kann sie weitere 5 bis 10 Jahre exponentiell sein. Wenn Sie sich die Skalierung der letzten 5 Jahre ansehen, wurde sie dadurch angetrieben, dass mehr Dinge auf dem Chip vorhanden waren, nicht die klassische Dennard-Skalierung. 3D-IC ist eine natürliche Erweiterung davon, und ich bin sicher, dass der Basisprozess mindestens vier oder fünf weitere Generationen dauern kann.
Fujimura: Wir führen GPU-Beschleunigung für die Halbleiterindustrie durch und bauen unsere eigenen GPU-Plattformen, weil Bedenken hinsichtlich der Zuverlässigkeit so groß sind. Wir verfolgen also ziemlich genau, was mit GPUs vor sich geht. NVIDIA hat gerade seinen neuen H100-Prozessor mit 17,000 Single-Precision-Kernen angekündigt. Dies sind SIMD-Maschinen, daher kann man sie nicht wirklich mit CPUs vergleichen. Aber im Vergleich zu vor zwei Jahren, als NVIDIA die Vorgängergeneration A100 ankündigte, die etwa 7,000 Single-Precision-Kerne hatte. In zwei Jahren stieg sie von 7,000 Kernen auf 17,000 Kerne. Das Mooresche Gesetz ist heute anders als in der Vergangenheit. Es skaliert. Sie erhalten keine schnelleren Taktraten, aber Sie können viel mehr auf einem Chip berechnen als vor zwei Jahren, und ich bin sicher, dass dies so bleiben wird. Intel hat gerade seine Halbleiter-Roadmap angekündigt, und sie gehen zu Zahlen und dann zu Angström. Aber ihre Roadmap reicht weit mehr als 10 Jahre in die Zukunft. Das wird also weitergehen. Natürlich ist es für sehr spezielle Dinge. Wenn Sie mit IoT-Geräten arbeiten, brauchen Sie das nicht. Aber vor allem wegen Deep Learning gibt es eine enorme Nachfrage nach High Performance Computing. Dieser Trend wird sich fortsetzen, und die Investitionsgelder werden weiterhin verfügbar sein. Auf der Herstellungsseite werden die Masken weiter skaliert. Die Lithographie zum Drucken von Dingen auf einen Wafer wird fortgesetzt. Aber es wird richtig teuer. Die einzige Frage ist also, ob es eine wirtschaftliche Rechtfertigung gibt, weiterzumachen, denn die unersättliche Nachfrage nach Computern, die Deep Learning ausgelöst hat, wird anhalten. Das ist Brute-Force-Computing und mehr als nur Deep Learning. Du musst nicht schlau sein. Du gehst einfach drauf los.
Segars: Wenn Sie sich einige der komplexen IoT-Geräte ansehen, die die Leute gerade bauen, dann sind das superskalare Prozessoren mit sehr tiefen Pipelines, und sie sind ziemlich erstaunlich. In dieser Branche werden die Leute Wege finden, in jeder Generation immer mehr Leistung zu erbringen, und es gibt viele Werkzeuge, mit denen man spielen kann. 3D-IC für diese sehr komplexen Multi-Die-Packages fügt der Leistung eine oder zwei weitere Dimensionen hinzu. Das Interessante daran ist jedoch, dass es nicht nur mehr vom Gleichen ist. Es geht nicht darum, mehr Transistoren auf einem Chip herauszukitzeln oder sie kleiner zu machen. Es geht darum, verschiedene Probleme zu lösen. Im Moment kommt bei den meisten Chips der Wafer heraus, sie werden in Scheiben geschnitten, der Chip kommt irgendwohin, jemand anderes verpackt sie. Es ist ziemlich einfach und es ist ein sehr gut optimierter Prozess. Aber Sie haben das Gespenst, Chips aus verschiedenen Fabriken zu nehmen und sie zusammenzusetzen, indem Sie eine Schnittstelle verwenden, die Sie zwischen ihnen ausarbeiten werden, und Standards für den Umgang mit dem Substrat. Und dann müssen Sie die Kosten senken, denn die Leute, die das heute machen, bauen sehr teure Designs, die nur wenige Leute mit sehr großen Ressourcen handhaben können. Aber dies ist eine Technologie, die an vielen Orten eingesetzt werden kann, und die Herausforderung besteht darin, diese Kosten zu senken. Das kann also etwas werden, das jeder Designer tut, so wie man heute Verilog schreibt, einen Simulator hochfährt oder Place-and-Route macht. Das muss total Mainstream werden. Und dann zünden Sie wirklich Leistung, vom kleinsten Mikrocontroller bis hin zum größten SoC oder Chip.
Faché: Die Kosten sind ein großer Faktor, von dem ich annehme, dass er behandelt wird. Aber es gibt gute Voraussetzungen für Advanced Packaging und 3D-IC. Vielleicht begann es mit Speicher auf CPUs, um Entfernungen zu verkürzen oder Verzögerungen bei der Datenübertragung zu reduzieren, aber es gibt viel mehr Anwendungen außerhalb des digitalen Bereichs. Wenn Sie daran denken, HF- und analoge Schaltungen, Sensoren und digitale Inhalte zusammen zu stapeln, gibt es viele Anwendungen. Advanced Packaging und 3D-ICs haben also eine gute Zukunft. Natürlich wird auch viel Wert auf die Tools gelegt, die dies unterstützen, und das sind sehr komplexe Designs. Wenn Sie an das Silizium-IP, die Verbindungen, das Packaging und die Modellierung aller Effekte denken, einschließlich thermischer, parasitärer Effekte und Verbindungen, müssen wir die Werkzeuge zur Verfügung stellen.
Sawicki: Dennard Scaling ist tot. Moores Gesetz ist in Ordnung. Aber hier gibt es eine interessante Metapher. Der ganze Aspekt des Dennard-Scaling-Dying legte also lange Zeit großen Wert auf die Co-Optimierung der Designtechnologie – Wege zu finden, um zu optimieren, wie Sie Transistoren stapeln, wie viele Spuren, wie Sie diese Geräte platzieren werden zusammen, damit Sie dieses Tool oder diesen Prozess, der Ihnen nicht von Natur aus eine bessere Leistung bringt, verwenden und dennoch eine bessere Leistung liefern können. Wenn Sie zu 3D wechseln, müssen Sie das Designsystem kooptimieren, und wir müssen damit beginnen, Tools zu entwickeln, die es den Menschen ermöglichen, sich dies in der Planungsphase anzusehen. Wie wollen Sie Ihre Partitionierung durchführen? Was sind die Auswirkungen auf die Leistung, wenn Sie das Radio in einem Prozess haben, im Vergleich dazu, wie viel Speicher Sie dort anlegen und diese Dinge zusammenfügen möchten? Werden Sie ein Siliziumsubstrat oder ein organisches Substrat verwenden, da dies einen großen Einfluss auf die Kosten haben wird. Das ist eine Reihe von Tools, die auf diesem Markt neu auftauchen. Es geht darum, in der Lage zu sein, diese Entscheidungen auf Architekturebene zu unterstützen – wieder einmal, weil alles auf die Leistung auf Systemebene zurückgeht – die in dem Anwendungsbereich bereitgestellt werden können, der einem Unternehmen wichtig ist.
Devgan: 3D-IC wird allgegenwärtig sein, und es ist eine großartige Gelegenheit. Wir müssen neue Probleme lösen, einschließlich thermischer Effekte und elektromagnetischer Effekte. Es werden Multi-Technologie-Chips und die Schnittstellen-IP zwischen Chiplets sein. Das wollen wir – größere Probleme werden dafür bezahlt.
