Seit mehr als 65 Jahren IEEE International Electron Devices Meeting (IEDM) ist das weltweit führende Forum für die Berichterstattung über technologische Durchbrüche in den Bereichen Halbleiter- und elektronische Gerätetechnologie, Design, Fertigung, Physik und Modellierung. Während ich dies poste, findet die Konferenz in San Francisco statt und Intel stellt eine Reihe einzigartiger Fortschritte zur Erweiterung des Mooreschen Gesetzes vor. Die Palette der auf der Konferenz vorgestellten Innovationen eröffnet einen neuen Weg zur vertikalen Geräteskalierung und eröffnet die Möglichkeit für eine Billion Transistoren auf einem Gehäuse bis 2030. Dies ist eine Geschichte mit mehreren Teilen. Hier finden Sie Einzelheiten dazu, wie Intel auf der IEDM eine Vorschau auf die neue Innovation zur vertikalen Transistorskalierung vorstellt.

Die Auswirkungen

Jeder kennt die unglaubliche exponentielle Skalierung, die das Mooresche Gesetz in den letzten etwa 50 Jahren bewirkt hat. Wir haben auch gesehen, dass sich die monolithischen Effekte des Mooreschen Gesetzes in letzter Zeit verlangsamt haben. Das Multi-Die-Design trägt nun zu den exponentiellen Dichtesteigerungen bei, auf die sich die Branche inzwischen verlassen kann. Aber das ist nicht die ganze Geschichte. Es stellt sich heraus, dass die Skalierung der On-Chip-Transistordichte in vollem Gange ist und einen wichtigen Beitrag zur Gesundheit der Halbleiterindustrie leistet.

Und Intel, der Geburtsort des Mooreschen Gesetzes, ist mit Innovationen, die Antrieb geben, führend beide monolithische und Multi-Die-Trends. Im Bereich fortschrittlicher Verpackungen zur Förderung des Multi-Die-Designs können Sie mehr darüber lesen Intels Innovation mit Glassubstraten hier. Das Thema dieses Beitrags ist, was Intel unternimmt, um den anderen Trend voranzutreiben – die Skalierung monolithischer Transistoren. Dies ist eine Geschichte der Innovation in der Z-Achse; wie man Geräte übereinander stapelt, um mehr auf derselben Fläche zu liefern.

Es stellt sich heraus, dass es hier zwei grundlegende Hindernisse zu überwinden gilt. Erstens, wie man CMOS-Geräte stapelt, um zuverlässige Hochleistungseigenschaften zu liefern. Und zweitens, wie man diese Geräte mit Strom versorgt, ohne die Zuverlässigkeit und Leistung zu beeinträchtigen. Diese Woche gibt es auf der IDM eine Reihe von Präsentationen, die mehrere Innovationen vorstellen, die diese Probleme angehen. Hier sind einige Details…

Eine Vorschau auf Intels Ankündigungen

Ich hatte das Glück, an einem Briefing vor der IDM teilzunehmen, bei dem einige der fortgeschrittenen Intel-Forscher eine Vorschau auf das gaben, was auf der IDM präsentiert wurde. Was folgt, ist eine Zusammenfassung ihrer Kommentare.

Als erstes war zu sprechen Paul Fisher, Direktor für Chip Mesoscale Processing Components Research bei Intel. Paul begann mit einer Einführung in die Components Research Group. Er erklärte, dass diese Organisation für die Bereitstellung revolutionärer Prozess- und Verpackungstechnologieoptionen verantwortlich sei, die das Mooresche Gesetz vorantreiben und Intel-Produkte und -Dienste ermöglichen. Zu den Forschungsergebnissen dieser Gruppe, die Eingang in kommerzielle Intel-Produkte gefunden haben, gehören Strained Silicon, High-K-Metal-Gate, der FinFET-Transistor, Power Via-Technologie und der RibbonFET. Die Liste ist viel länger – ziemlich beeindruckend.

Ein weiteres bemerkenswertes Merkmal dieser Organisation ist die Breite ihrer weltweiten Zusammenarbeit. Paul erklärte, dass die Gruppe über die US-Regierungsbehörden hinaus auch mit Konsortien auf der ganzen Welt wie Imec, Leti, Fraunhofer und anderen in Asien zusammenarbeitet. Die Gruppe sponsert auch direkt Universitätsarbeiten und betreut andere Programme über Organisationen wie die Semiconductor Research Corporation (SRC). Die Gruppe arbeitet auch mit dem Halbleiter-Ökosystem zusammen, um sicherzustellen, dass die für neue Entwicklungen erforderlichen Geräte und Prozesse verfügbar sind.

Paul bereitete dann die Bühne für die drei folgenden Briefings. Im ersten Teil wurden Innovationen bei der Stromversorgung auf der Rückseite erörtert. Im zweiten Teil ging es um die dreidimensionale Skalierung und Verbindung von Transistoren. Und der dritte präsentierte Fortschritte für die On-Chip-Stromversorgung mithilfe von Galliumnitrid (GaN). Diese drei Bereiche sind in der oberen Grafik dieses Beitrags zusammengefasst.

Als nächstes war zu sprechen Mauro J. Kobrinsky, Intel Fellow, Technologieentwicklungsdirektor für neuartige Verbindungsstrukturen und -architekturen. Mauro erklärte zunächst, dass eine große Stromführung mit geringem Widerstand mit einer feinen Signalführung mit geringer Kapazität konkurriert. Das Ergebnis ist ein Kompromiss in Dichte und Leistung. Ein wesentlicher Fortschritt, der dieses Problem verringert, ist die Stromversorgung auf der Rückseite. Mit diesem Ansatz kann die Stromversorgungsführung auf der Rückseite des Geräts erfolgen, wodurch kritischer Platz auf der Vorderseite für eine optimalere Signalführung frei wird.

Mauro erklärte, dass die Power Via-Technologie von Intel im Jahr 2024 in Produktion gehen wird und dies neue Optionen für die Stromversorgung auf der Rückseite eröffnen wird. Darüber hinaus werden weitere Forschungsergebnisse vorgestellt, die die Stromversorgung auf der Rückseite auf ein neues Niveau heben. Dazu gehört die Entwicklung von Rückseitenkontakten, um die Stromversorgung über die Rückseite und die Signalübertragung über die Vorderseite des Geräts zu ermöglichen.

Mauro erörterte auch wichtige Verbesserungen für das Stacked-Device-Routing, die derzeit im Gange sind. Gestapelte Geräte stellen einzigartige Herausforderungen sowohl für die Strom- als auch für die Signalführung dar. Im Signalbereich müssen neue Ansätze für Epi-Epi- und Gate-Gate-Verbindungen entwickelt werden, und dies ist Teil der von Mauro besprochenen Forschung.

Nach Mauro, Marko Radosavljevic, Chefingenieur bei Intel diskutierte die dreidimensionale Transistorskalierung und -verbindung. Im Wesentlichen das, was nach RibbonFET kommt. Marko erklärte, dass Intel auf der IEDM im Jahr 2021 erste Ergebnisse zum Device-Stacking vorgestellt habe.

Was dieses Jahr auf der IDM präsentiert wird, ist die Implementierung einer vertikal gestapelten NMOS- und PMOS-RibbonFET-Gerätekonfiguration mit Power Via und direkten rückseitigen Gerätekontakten mit einem Poly-Pitch von 60 nm. Der resultierende kompakte Wechselrichter weist hervorragende Leistungsmerkmale auf und ebnet den Weg für eine breitere Anwendung der vertikalen Gerätestapelung.

Der letzte Redner war Han Wui, Chefingenieur, Komponentenforschung bei Intel. Han diskutierte neue Ansätze für die Stromversorgung auf dem Chip. Er erklärte, dass Intel 2004 den ersten MOS-Leistungstreiber vorgeschlagen habe. Dieses Gerät, oft DrMOS genannt, wird heute in einer Vielzahl von Produkten verwendet.

Han erklärte weiter, dass Galliumnitrid- oder GaN-Geräte heute für Hochspannungsanwendungen beliebt sind, wie die 200-Volt-Geräte in vielen Laptop-Ladebausteinen. Es stellt sich heraus, dass GaN im Vergleich zu CMOS-Leistungsbauelementen bei niedrigeren Spannungen (48 Volt und darunter) eine weitaus bessere Leistung aufweist.

Auf der diesjährigen IEDM erklärte Han, dass Intel die erste Implementierung eines Prozesses zeigen wird, der CMOS-Geräte mit GaN-Leistungsgeräten auf einem 300-mm-Wafer integriert. Han erklärte, dass diese als DrGaN bezeichnete Technologie durch die Integration von CMOS-Treibern mit hocheffizienten GaN-Leistungsbauelementen auf demselben Wafer neue Leistungs- und Dichteniveaus für zukünftige Designs eröffnen werde.

Um mehr zu lernen

Sie können sich einen umfassenderen Überblick über Intel verschaffen Hier finden Sie Geräte- und Prozessinnovationen. Und so gibt Intel auf der IEDM eine Vorschau auf die neue Innovation zur vertikalen Transistorskalierung.

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• Quelle: https://semiwiki.com/events/339045-iedm-buzz-intel-previews-new-vertical-transistor-scaling-innovation/