Die ständig wachsende Nachfrage nach Rechenleistung mit höherer Leistung motiviert zur Erforschung neuer Compute-Offload-Architekturen für das Rechenzentrum. Künstliche Intelligenz und maschinelles Lernen (KI/ML) sind nur ein Beispiel für die immer komplexeren und anspruchsvolleren Workloads, die Rechenzentren dazu zwingen, sich von der klassischen Server-Computing-Architektur zu entfernen. Diese anspruchsvolleren Workloads können stark von kohärenten Speicherarchitekturen mit geringerer Latenz profitieren. Hier kommt der Standard Compute Express Link (CXL) ins Spiel.

CXL wurde erstmals im Jahr 2019 eingeführt und hat sich zu einer neuen Basistechnologie für die Verbindung von Computerressourcen entwickelt. Es bietet eine Möglichkeit, eine breite Palette von Computerelementen, einschließlich CPUs, GPUs, System-on-Chip (SoC), Speicher und mehr, auf speicher-cache-kohärente Weise miteinander zu verbinden. Dies ist besonders überzeugend in einer Welt des heterogenen Computing, in der speziell entwickelte Beschleuniger gezielte Workloads von der CPU entlasten. Da die Workloads immer anspruchsvoller werden, werden immer mehr Speicherressourcen mit Beschleunigern bereitgestellt. CXL gibt uns die Möglichkeit, diese Speicherressourcen über CPUs und Beschleuniger hinweg zu teilen, um mehr Leistung, Effizienz und verbesserte Gesamtbetriebskosten (TCO) zu erzielen.

CXL übernahm den allgegenwärtigen PCIe-Standard für sein Physical-Layer-Protokoll und nutzte die enorme Dynamik des Standards in der Branche. Zu dieser Zeit wurde CXL zum ersten Mal auf den Markt gebracht, PCIe 5.0 war der neueste Standard, und CXL 1.0, 1.1 und die nachfolgende 2.0-Generation verwendeten alle die 5.0-GT/s-Signalisierung von PCIe 32. CXL 3.0 wurde 2022 veröffentlicht und übernommen PCIe 6.0 als seine physikalische Schnittstelle. CXL 3.0 verwendet wie PCIe 6.0 PAM4, um die Signalisierungsraten auf 64 GT/s zu erhöhen.

Um eine Vielzahl von Anwendungsfällen zu unterstützen, definiert der CXL-Standard drei Protokolle: CXL.io, CXL.cache und CXL.mem. CXL.io bietet eine nicht kohärente Lade-/Speicherschnittstelle für IO-Geräte und kann für Erkennungs-, Aufzählungs- und Registerzugriffe verwendet werden. CXL.cache ermöglicht es Geräten wie Beschleunigern, effizient auf den Hostspeicher zuzugreifen und ihn zwischenzuspeichern, um die Leistung zu verbessern. Mit CXL.io plus CXL.cache ist das folgende Nutzungsmodell möglich: Eine beschleunigerbasierte NIC (ein Typ-1-Gerät im CXL-Jargon) wäre in der Lage, Hostspeicher auf dem Beschleuniger kohärent zwischenzuspeichern, Netzwerke oder andere Funktionen auszuführen und dann Übergeben Sie den Besitz des Speichers zur weiteren Verarbeitung an die CPU.

Die Kombination der Protokolle CXL.io, CXL.cache und CXL.mem ermöglicht einen weiteren überzeugenden Anwendungsfall. Mit diesen drei Protokollen können ein Host und ein Beschleuniger mit angeschlossenem Speicher (ein Typ-2-Gerät) Speicherressourcen kohärent gemeinsam zwischenspeichern. Dies kann eine enorme architektonische Flexibilität bieten, indem es Prozessoren, ob sie die Hosts oder die Beschleuniger sind, Zugang zu größerer Kapazität und Speicherbandbreite über ihre kombinierten Speicherressourcen bietet. Eine Anwendung, die von einem kohärenten Zugriff mit niedrigerer Latenzzeit auf einen CPU-angeschlossenen Speicher profitiert, ist die Verarbeitung natürlicher Sprache (NLP). NLP-Algorithmen erfordern eine große Speichermenge, die typischerweise größer ist, als auf einer einzelnen Beschleunigerkarte enthalten sein kann.

Rambus bietet ein CXL 2.0 Interface Subsystem (Controller und PHY) sowie ein CXL 3.0 PHY (PCIe 6.0 PHY) an, die sich ideal für leistungsintensive Geräte wie KI/ML-Beschleuniger eignen. Diese Rambus-Lösungen profitieren von über 30 Jahren Erfahrung in der Hochgeschwindigkeitssignalisierung sowie von umfangreicher Erfahrung mit PCIe- und CXL-Lösungen.

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