Wir arbeiten seit 2016 mit Defacto zusammen und es war eine ziemliche Reise. Ein ganzes System auf einem Chip unterzubringen, ist eine treibende Kraft in der Halbleiterindustrie. Da die Komplexität des Designs eines modernen SoC ständig zunimmt, sind neue Tools und Methoden erforderlich, und alles beginnt mit RTL.

Defacto Technologies ist ein innovatives Chipdesign-Softwareunternehmen, das bahnbrechende RTL-Plattformen anbietet, um die Integration, Verifizierung und Signoff von IP-Kernen und System-on-Chips zu verbessern.

Der Beginn eines SoC-Designprojekts war schon immer schmerzhaft angesichts der Anzahl von Designaufgaben von der Architektur bis zu ersten Implementierungsentscheidungen. Ein erfolgreicher Start hat einen erheblichen Einfluss auf die nächsten Designaufgaben und TAT, bis hin zum Tape-out. Wenn wir uns die heutigen SoCs ansehen, die Anzahl und Vielfalt der IPs nimmt ständig zu, ebenso wie die Komplexität der Architekturen, die zu sehr komplexen Taktbäumen, Stromversorgungsarchitekturen usw. führen, der Verifizierungsprozess ist auch eine echte Belastung, die viel Aufmerksamkeit erfordert . Zusammenfassend besteht die Anforderung, modernste Designmethoden am Front-End einzusetzen, um den SoC-Build schneller zu machen und die ersten Pakete und Daten für Synthese- und Simulationsdesignschritte zu generieren.

Im März 2023 kündigt Defacto das neue Major Release seiner Lösung an: SoC-Compiler 10.0. Dies ist ein wichtiger Wendepunkt für das Unternehmen, das gleichzeitig sein 20^th Jubiläum im Juli direkt während DAC. 20 Jahre lang sorgte Defacto für bahnbrechende Innovationen in der EDA und baute eine echte Expertise auf, insbesondere im Management von RTL. Sie werden heute von den meisten großen Halbleiterunternehmen anerkannt und verwendet.

Dieses SoC Compiler 10.0 Major Release wird mehrere wichtige Herausforderungen der Kunden von Defacto angehen. Die größte Herausforderung ist die Tatsache, dass es keine Lösung auf dem Markt gab, um die SoC-Integration unter Berücksichtigung von RTL und IP-XACT gemeinsam durchzuführen. Technisch gesehen besteht ein echter Bedarf, verschiedene Formate für IPs und Konnektivität zu unterstützen, und beide müssen berücksichtigt werden, da: IP-XACT nicht in der Lage ist, die Komplexität von Designs für die Integration vollständig zu beschreiben, und RTL allein einen zusätzlichen Aufwand zum Herstellen von Verbindungen erfordert zwischen Gruppen von Ports gehört zu demselben Architekturprotokoll. Erwähnenswert ist, dass dies die Unterstützung der vollständigen RTL- und IP-XACT-Versionen erfordert (Verilog, System Verilog, VHDL, IP-XACT 2009, IP-XACT 2014)

Die heutige Problemumgehung besteht darin, IPs, die im Voraus gelöscht wurden, neu zu entwerfen System Verilog Konstrukt um sich an dem auszurichten, was IP-XACT 2014 für die Verbindungen unterstützen kann. Diese Problemumgehung ist mühsam, birgt ein hohes Risiko, das vorhandene Design zu beschädigen, ist zeitaufwändig und schwer zu warten. Der SoC Compiler V10.0 von Defacto ist die erste Designlösung, die sowohl IP-XACT als auch RTL auf der gleichen Ebene berücksichtigt, um die Herausforderungen der SoC-Designintegration zu bewältigen, die die zunehmende Designkomplexität mit angemessener Leistung beinhalten.

Darüber hinaus verfügt Defactos SoC Compiler 10.0 über brandneue IP-XACT-Funktionen, die eine vollständige Unterstützung des Accellera-Standards für 2009 und 2014 ermöglichen; für die Integration, aber auch für die Verwaltung von Registern und Systemspeicherabbild.

Parallel dazu haben wir alle eine echte Verschiebung in der Verwendung von EDA-Tools beobachtet, und es scheint mehr denn je eine Anforderung für Benutzer zu sein, eine Schnittstelle zu haben, nicht nur mit Tcl, sondern auch mit Python. Defacto stellt (seit mehr als 10 Jahren) Python-, Perl- und C++-Schnittstellen für sein Tool bereit, aber in SoC Compiler 10.0 bringt Defacto die Python-Unterstützung auf die nächste Stufe, mit 100 % objektorientierten APIs.

Das Hauptunterscheidungsmerkmal der SoC-Designlösung von Defacto ist die einheitliche Verwaltung von Designdaten, einschließlich RTL/IP-XACT, UPF, SDC usw., zusammen mit der Verknüpfung mit physischen Designinformationen, die dies ermöglicht leistungsbewusst, physikalisch bewusst, uhrbewusst, DFT bewusst usw. Versammlung.

Zweifellos geht diese einheitliche Methodik in die richtige Richtung, um komplexe und große SoCs kostengünstig zu bauen.

Weitere Informationen zu den Defacto-Produkten finden Sie auf deren Website: https://defactotech.com/

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• Quelle: https://semiwiki.com/eda/defacto-technologies/325298-defactos-soc-compiler-10-0-is-making-the-soc-building-process-so-easy/