Forscher von Infineon Technologies haben einen neuen Fachartikel mit dem Titel „All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification“ veröffentlicht.
Abstrakt
„Moderne Hardware-Designs sind immer effizienter und komplexer geworden. Sie sind jedoch häufig anfällig für Common Weakness Enumerations (CWEs). Dieses Papier konzentriert sich auf die formale Verifizierung von CWEs in einem Datensatz von Hardware-Designs, die in SystemVerilog von Regenerative Artificial Intelligence (AI) geschrieben wurden und auf Large Language Models (LLMs) basieren. Wir haben eine formale Verifizierung durchgeführt, um jedes Hardwaredesign als anfällig oder CWE-frei zu kategorisieren. Dieser Datensatz wurde von 4 verschiedenen LLMs erstellt und enthält einen einzigartigen Satz von Designs für jedes der 10 CWEs, auf die wir in unserem Artikel abzielen. Wir haben die identifizierten Schwachstellen mit CWE-Nummern für einen Datensatz von 60,000 generierten SystemVerilog Register Transfer Level (RTL)-Codes verknüpft. Es wurde auch festgestellt, dass die meisten LLMs keine Hardware-CWEs kennen; Daher werden sie bei der Generierung des Hardwarecodes normalerweise nicht berücksichtigt. Unsere Studie zeigt, dass etwa 60 % der von LLMs erstellten Hardwaredesigns anfällig für CWEs sind, was potenzielle Sicherheitsrisiken birgt. Der Datensatz könnte ideal für das Training von LLMs und Algorithmen für maschinelles Lernen (ML) sein, um die Erstellung von CWE-anfälligen Hardwaredesigns zu vermeiden.“
Finden Sie das Technische Papier hier. Veröffentlicht März 2024.
Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov und Fabio Cappellini. „Alles künstlich, weniger Intelligenz: GenAI durch die Linse der formalen Verifizierung.“ (2024).arXiv:2403.16750v1
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- Quelle: https://semiengineering.com/verifying-hardware-cwes-in-rtl-designs-generated-by-genai/
