IC-Layouts durchlaufen eine umfassende Prüfung der Designregeln, um ihre Korrektheit sicherzustellen, bevor sie zur Fertigung in einer Gießerei oder einem IDM angenommen werden. Es gibt den sogenannten Antenneneffekt, der bei der Chipherstellung auftritt und bei dem plasmainduzierte Schäden (PID) die Zuverlässigkeit von MOSFET-Geräten verringern können. Layoutdesigner führen Design Rule Checks (DRC) durch, um Bereiche zu finden, die gegen die PID verstoßen, und nehmen dann Änderungen vor, um alle Prüfungen zu bestehen.
Eine herkömmliche Regel für das Antennendesign misst die Metall- (oder Via-)Schicht zur MOSFET-Gate-Schicht. Wenn das Flächenverhältnis zu groß ist, muss das Layout durch Hinzufügen einer Schutzdiode korrigiert werden.
Ein IC-Layout-Szenario, das ein herkömmlicher DRC für Antenneneffekte nicht bewältigen kann, betrifft AMS-Designs mit mehreren Leistungsdomänen und der Verwendung mehrerer isolierter P-Typ-Wells, wie unten gezeigt. Für die folgenden vier Szenarien ist ein neuer Ansatz namens pfadbasierte Verifizierung erforderlich.
Diese vier Layout-Szenarien können nur von einem EDA-Tool erkannt werden, das bei der Flächenberechnung für Metall- und MOSFET-Gate-Schichten über Geräte, Konnektivität und elektrische Pfade Bescheid weiß. Hier ist die Kaliber PERC Das Tool von Siemens EDA kommt ins Spiel, da es komplexe pfadbasierte Prüfungen durchführen kann, um PID-Bereiche zu identifizieren, Probleme mit elektrostatischer Entladung (ESD) zu finden und andere Pfade zu lokalisieren, nach denen Ihre Designgruppe sucht. Hier ist der PID-Fluss für die Verwendung von Calibre PERC:
Die Verwendung dieses Ablaufs auf einem IC-Layout und die Betrachtung der Ergebnisse im Calibre RVE-Ergebnisviewer zeigten, dass eine PID-Verletzung festgestellt wurde, da eine Risikoverbindung auf der Ebene „Metal1“ hergestellt wurde, die Schutzverbindung jedoch erst auf der Ebene „Metal2“ zustande kam.
Der nächste PID-Verstoß wurde durch unausgeglichene Flächenverhältnisse der Metallschicht und der N-vergrabenen Schicht (nbl) identifiziert. Der violett hervorgehobene Bereich (rve) ist das Opfergerät.
Um eine vollständige PID-Abdeckung zu erhalten, muss Ihr Designteam sowohl die herkömmlichen DRC-basierten Antennenprüfungen als auch die pfadbasierten Prüfungen verwenden. Führen Sie DRC-Prüfungen frühzeitig in der Entwurfsphase als vorbeugende Maßnahme durch. Wenn mehr Metallverbindungen in einem Layout fertiggestellt sind und sich dann Pfade über isolierte P-Typ-Brunnen bilden, ist es an der Zeit, eine pfadbasierte Überprüfung hinzuzufügen, um eine vollständige Abdeckung zu gewährleisten.
In diesem frühen IC-Layout ist es an der Zeit, herkömmliche DRC-basierte Antennenprüfungen durchzuführen, um zu bestätigen, dass das Layout die PID-Validierung besteht.
Wenn dem IC-Layout weitere Metallpfade hinzugefügt werden, ist es an der Zeit, das pfadbasierte Tool zu verwenden, da es sowohl die Risikoverbindung als auch die Schutzverbindung richtig versteht.
Zusammenfassung
IC-Layouts müssen strenge Designregeln erfüllen, um die Zuverlässigkeits- und Ertragsanforderungen des verwendeten Gießerei- oder Fertigungsprozesses zu erfüllen. Herkömmliche DRC-basierte Antennenentwurfsregeln können weiterhin für das Layout in der Anfangsphase verwendet werden, aber je mehr Metallschichten hinzugefügt werden, um die Verbindungen zu vervollständigen, desto notwendiger wird eine pfadbasierte Überprüfung mit Calibre PERC.
Während die Pfade über isolierte P-Wells eingerichtet werden, kann der pfadbasierte Fluss von Calibre PERC verwendet werden, um die IC-Layouts auf IP-, Block-/Modul- und sogar Vollchip-Ebene auf Freigabe zu überprüfen. Daher wird empfohlen, beide Flüsse zusammen zu verwenden, um die Zuverlässigkeits- und Ertragsziele zu erreichen.
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- Quelle: https://semiwiki.com/eda/342918-checking-and-fixing-antenna-effects-in-ic-layouts/
