بقلم آش باتيل وكارثيك ناتاراجان

أصبح اختبار الرقائق معقدًا بشكل متزايد بسبب عدد المتغيرات التي تؤثر على التصميمات - بدءًا من حجم التصميم وتعقيده ، إلى أعداد الترانزستور العالية في عقد التكنولوجيا المتقدمة ، إلى التعبئة والتغليف 2.5D / 3D ، إلى تنوع التصنيع. تتحد كل هذه الأشياء لتجعل اختبار رقائق وحزم اليوم أكثر تعقيدًا من أي وقت مضى. زاد عدد أنماط الاختبار المطلوبة من بضعة آلاف إلى بضع مئات الآلاف ، مما أدى إلى زيادة وقت الاختبار وتكلفة الاختبار على معدات الاختبار الآلي (ATE). في موازاة ذلك ، توسع تعريف "اختبار الرقاقة" إلى ما هو أبعد من التصنيع ويشمل الآن في الميدان. يجب اكتشاف تأثيرات الشيخوخة وتدهور السيليكون بمرور الوقت ، خاصة في التطبيقات الحرجة للسلامة ، للرقائق في الاستخدام النشط في الأنظمة النهائية. يتطلب الجمع بين هذه العوامل حلولًا جديدة توفر نتائج اختبار أسرع بكثير وفي نقاط متعددة في دورة حياة السيليكون - بدءًا من التحقق من صحة النماذج الأولية (PSV) من خلال اختبار تصنيع الرقائق على معدات الاختبار الأوتوماتيكية (ATE) ، واختبار مستوى النظام ( SLT) للوحة المجمعة التي تحتوي على الرقاقة ، وفي الاختبار داخل النظام (IST) للمنتج المجمع في الميدان.

كما هو موضح في الشكل 1 أدناه ، تفشل بعض الأجزاء التي اجتازت الاختبار الهيكلي في مرحلة ATE في خطوة SLT للتحقق من الحاجة إلى الاختبار الهيكلي في مرحلة SLT. قد يكون أحد أسباب فشل SLT هو الاختلاف بين بيئات اختبار ATE & SLT. قد يؤدي امتلاك القدرة على إجراء نفس الاختبارات الهيكلية (مثل الفحص أو الذاكرة BIST) على ATE & SLT إلى اكتشاف هذه الإخفاقات وتوفير القدرة التشخيصية التي تشتد الحاجة إليها. السبب الرئيسي لعدم تشغيل المتجهات الهيكلية ATE على SLT هو عدم وجود آليات الوصول للاختبار (GPIOs) في SLT والتي يتم استخدامها في ATE. هذا النقص في الوصول إلى الاختبار يؤكد أيضًا على الحاجة القوية لحل من شأنه أن يمكّن أنماط الاختبار الهيكلية من أن تكون محمولة من PSV إلى ATE إلى SLT إلى مراحل IST.

الشكل 1: اختبار يهرب من ATE المكتشف في SLT.

Synopsys Silicon Lifecycle Management (SLM) الوصول عالي السرعة واختبار IP (HSAT) جنبًا إلى جنب مع برنامج Synopsys Test Adaptive Learning Engine (ALE) يتيح إمكانية نقل محتوى الاختبار الهيكلي من PSV إلى ATE إلى SLT و IST كما هو موضح في الشكل 2. نظام HSAT يعيد حل IP استخدام واجهة HSIOs القياسية (مثل PCIe أو USB) لتمكين الوصول إلى بيانات الاختبار وتصحيح الأخطاء والمراقبة داخل وخارج SoC بمعدلات بيانات جيجابت. ALE يحزم ويفكك حزم بيانات المسح لإرسالها عبر الواجهة من خلال HSAT IP. تقرأ ALE بلغة واجهة الاختبار القياسية (STIL) لتعبئة المحتوى الذي سيتم إرساله عبر واجهة HSIO إلى HSAT IP والذي بدوره يقوم بتشغيل المسح والنقر على الشبكة. تقارن ALE أيضًا الاستجابات المستلمة من الشريحة مع الاستجابات المتوقعة وإذا كانت هناك اختلافات تنشئ سجلات الفشل المناسبة للتشخيص. يتمثل الجانب الفريد لهذا الحل في أنه يستخدم البروتوكول الوظيفي الأصلي لواجهة HSIO ، وبالتالي يتم توسيع نطاقه بكفاءة حسب مقاييس البروتوكول للاحتياجات الوظيفية. يتيح هذا أيضًا إمكانية نقل المحتوى عبر الأنظمة الأساسية المختلفة (PSV و ATE و SLT و IST).

الشكل 2: يمكن تطبيق أنماط المسح في أي مرحلة عبر محلول HSAT.

يحل حل HSAT أيضًا الحاجة إلى عرض نطاق ترددي أعلى لاختبار التصاميم. تحتوي العديد من SoCs اليوم على واجهات عالية السرعة مثل USB و PCIe متاحة بسهولة. تم تصنيف معيار PCIe Gen 6 بمعدل نقل 64 جيجا في الثانية على حارة واحدة. بالنظر إلى السيناريو الأسوأ المتمثل في زيادة حمل البروتوكول بنسبة 50٪ ، يمكن أن توفر فتحة PCIe Gen 6 ذات المسار الواحد عرض نطاق ترددي يعادل 160 GPI تعمل بسرعة 200 ميجاهرتز. وبالمثل ، فإن الجيل الرابع من الناقل التسلسلي العالمي (USB) في كل مكان يعمل بسرعة 40 جيجابت في الثانية وهو ما يكفي لعرض النطاق الترددي للعديد من الرقائق. إن تصميم DFT للاستفادة من واجهات HSIO هذه يقلل بشكل كبير من وقت الاختبار وتكلفة الاختبار. عندما يتم اختبار شريحة خلال WS / FT ، فإنها عادة لا تتصل بنشاط مع شرائح أخرى. يعد استخدام واجهات وظيفية كجزء من عملية الاختبار نهجًا منطقيًا وفعالًا للغاية. لتلبية متطلبات الاختبار الموحد عبر دورة حياة السيليكون الكاملة ، يجب أن يكون الاختبار مرنًا وسريعًا.

أصبح استخدام HSIO الوظيفي لإجراء اختبار النطاق الترددي العالي أسهل بكثير مع Synopsys HSAT IP. يمكن للمصممين إنشاء مثيل HSAT IP في SoCs لتوصيل البنية الأساسية للرقاقة DFT بواجهات مثل PCIe و USB والواجهة الطرفية التسلسلية (SPI) وواجهة معالج الصناعة المتنقلة (MIPI). يعد هذا أداءً أعلى بكثير من استخدام GPIO للاختبار ويتجنب الاضطرار إلى تخصيص دبابيس GPIO لأغراض الاختبار. في الواقع ، ليست هناك حاجة إلى دبابيس إضافية على الإطلاق. يتم الاتصال بواجهة HSIO باستخدام واجهة Arm AMBA AXI قابلة للتكوين و FIFO مناسب لنهج DFT الخاص بالتصميم. يتوفر وضع تجاوز لاستخدام دبابيس GPIO. الاتصال بمنطق DFT مرن من أجل استيعاب البنى المختلفة ، بما في ذلك سلسلة المسح الضوئي القابلة للتكوين والضغط ودعم منفذ الوصول التجريبي JTAG (TAP). توفر هذه الإمكانات أقصى قدر من إمكانية التشغيل البيني عبر العديد من الأنواع المختلفة من SoCs.

الشكل 3: رسم تخطيطي لمحلول HSAT + ALE.

باختصار ، تخضع منهجية اختبار الرقاقة لتغييرات كبيرة في عملية التصنيع. الأساليب التقليدية التي تستخدم واجهات منخفضة السرعة تقتصر على مرحلة ATE. يعمل حل Synopsys المزود ببرنامج HSAT IP و ALE على تعزيز وظائف HSIO الحالية مثل PCIe و USB لتسريع اختبار SoC مع عدم إضافة أي دبابيس. يتوسع الحل مع توفر أجيال جديدة من معايير HSIO. يمكن اختبار النطاق الترددي العالي من اختبار الرقاقة إلى المراقبة الميدانية ، والتي تغطي دورة حياة السيليكون بأكملها. يعمل نفس التدفق مع PSV و ATE و SLT و IST مما يسمح بنقل نمط المسح. يوفر تكرار اختبارات التصنيع في هذا المجال رؤية مبكرة لتدهور أداء شركة نفط الجنوب على مدى عمر الشريحة ، مما يتيح حلاً أكثر اكتمالاً لإدارة دورة حياة السيليكون (SLM).

لمزيد من المعلومات، يرجى زيارة https://www.synopsys.com/solutions/silicon-lifecycle-management/high-speed-access-and-test.html و https://www.synopsys.com/implementation-and-signoff/test-automation/testmax-ale.html.

كارثيك ناتاراجان هو مدير هندسة الحلول للاختبار في سينوبسيس.