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验证 GenAI 生成的 RTL 设计中的硬件 CWE

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英飞凌科技公司的研究人员发表了一篇题为“全人工智能,更少智能:通过形式验证视角的 GenAI”的新技术论文。

抽象
“现代硬件设计变得越来越高效和复杂。然而,它们通常容易受到常见弱点枚举 (CWE) 的影响。本文重点关注由大型语言模型 (LLM) 提供支持的再生人工智能 (AI) 中以 SystemVerilog 编写的硬件设计数据集中对 CWE 的形式验证。我们应用形式验证将每个硬件设计分类为易受攻击或无 CWE。该数据集由 4 个不同的法学硕士生成,并为我们论文中针对的 10 个 CWE 中的每一个提供了一组独特的设计。我们已将已识别的漏洞与包含 60,000 个生成的 SystemVerilog 寄存器传输级 (RTL) 代码的数据集的 CWE 编号相关联。研究还发现,大多数法学硕士不知道任何硬件 CWE;因此,在生成硬件代码时通常不考虑它们。我们的研究表明,LLM 生成的硬件设计中大约 60% 容易出现 CWE,从而带来潜在的安全风险。该数据集非常适合训练法学硕士和机器学习 (ML) 算法,以避免生成容易出现 CWE 的硬件设计。”

寻找技术 纸在这里. 2024 年 XNUMX 月出版。

加德、迪帕克·纳拉扬、阿曼·库马尔、托马斯·纳拉帕特、叶夫根尼·雷祖诺夫和法比奥·卡佩里尼。 “全是人工智能,人工智能较少:从形式验证的角度来看 GenAI。” (2024).arXiv:2403.16750v1

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