29.3 C
Newyork

Giữ cho các gói IC mát mẻ

Ngày:

Đặt nhiều chip cạnh nhau vào một gói có thể giảm bớt các vấn đề về nhiệt, nhưng khi các công ty đi sâu hơn vào việc xếp chồng lên khuôn và đóng gói dày đặc hơn để tăng hiệu suất và giảm điện năng, họ đang phải vật lộn với một loạt các vấn đề liên quan đến nhiệt hoàn toàn mới.

Việc chuyển đổi sang bao bì tiên tiến cho phép các nhà sản xuất chip đáp ứng nhu cầu tăng băng thông, tốc độ đồng hồ và mật độ năng lượng cho máy tính hiệu suất cao, AI và các mục đích sử dụng khác. Sự thay đổi này làm giảm bớt các vấn đề về nhiệt bằng cách tản ra các chip, nhưng nó làm phức tạp phân tích nhiệt vì các điểm nóng trên một chip ảnh hưởng đến cấu hình nhiệt của các chip lân cận. Tốc độ kết nối giữa các chip trong mô-đun cũng chậm hơn so với trong các SoC.

John Parry, trưởng ngành cho điện tử và bán dẫn tại Siemens Digital Industries Software. “Bạn có thể tản nhiệt đó theo cả ba hướng, vì vậy bạn có thể đi đến một số mật độ công suất khá cao. Nhưng khi bạn có một con chip, hãy đặt một con chip khác bên cạnh nó, và sau đó một con chip khác bên cạnh con chip đó, chúng đốt nóng lẫn nhau. Điều đó có nghĩa là bạn không thể chịu đựng bất cứ điều gì như cùng một mức công suất trên mỗi chip, điều này khiến thách thức về nhiệt trở nên khó khăn hơn ”.

Đây là một trong những lý do chính khiến 3D-IC stack chậm tiếp cận thị trường. Mặc dù khái niệm này có ý nghĩa từ quan điểm hiệu quả năng lượng và tích hợp - và hoạt động tốt trong 3D NAND và HBM - khi logic được đưa vào thì đó là một câu chuyện khác. Các chip logic tạo ra nhiệt và logic càng dày đặc và tỷ lệ sử dụng các phần tử xử lý càng cao thì nhiệt càng lớn. Điều này làm cho việc xếp chồng logic trở nên hiếm hoi, điều này giải thích sự phổ biến của BGA chip lật 2.5D và thiết kế quạt ra (xem hình 1).

Hình 1: Để đáp ứng các yêu cầu về mật độ điện, băng thông và tản nhiệt, nền tảng VIPack mật độ cao bao gồm kết nối liên kết dựa trên RDL và TSV trong sáu kiến ​​trúc. Nguồn: ASE

Hình 1: Để đáp ứng các yêu cầu về mật độ điện, băng thông và tản nhiệt, nền tảng VIPack mật độ cao bao gồm kết nối dựa trên RDL và TSV trong sáu kiến ​​trúc. Nguồn: ASE

Chọn gói phù hợp
Với vô số lựa chọn có sẵn cho các nhà thiết kế, việc chọn gói tốt nhất và tích hợp các chip bên trong nó là yếu tố quyết định đến hiệu suất. Các thành phần, silicon, TSV, trụ đồng, v.v., tất cả đều có hệ số giãn nở nhiệt (TCE) khác nhau, ảnh hưởng đến năng suất lắp ráp và độ tin cậy lâu dài.

“Nói chung, nếu bạn định bỏ mặc một thứ gì đó trong một thời gian dài, thì việc thực sự tắt nó đi có thể có lợi cho bạn,” Steven Woo, thành viên Rambus và là nhà phát minh nổi tiếng cho biết. “Nhưng nếu về cơ bản bạn định tắt và bật nó ở tần suất cao hơn nhiều - ví dụ: cứ sau 100 giây - thì bạn có thể gặp phải vấn đề về chu trình nhiệt. PCB, bóng hàn và silicon đều sẽ nở ra và co lại ở các tỷ lệ khác nhau. Vì vậy, không có gì lạ khi thấy các lỗi chu trình nhiệt ở các góc của gói hàng, nơi các viên bi hàn có thể bị nứt. Vì vậy, mọi người có thể đặt thêm cơ sở hoặc nguồn điện bổ sung ở đó, để nếu bạn mất kết nối đó, nó sẽ không làm chìm chip, "

Các gói BGA chip lật phổ biến với CPU và HBM hiện có kích thước khoảng 2,500 mm2. Mike McIntyre, giám đốc quản lý sản phẩm phần mềm tại Onto Innovation cho biết: “Chúng tôi đang thấy một khuôn lớn có khả năng trở thành bốn hoặc năm khuôn nhỏ hơn. “Vì vậy, nói chung, mọi thứ phải phát triển bởi vì bạn phải có tất cả I / O để những con chip này có thể nói chuyện với nhau. Vì vậy, bạn có thể phân phối nhiệt. Và tùy thuộc vào ứng dụng, điều đó có thể giúp bạn một chút. Nhưng một số điều đó được bù đắp bởi thực tế là bây giờ bạn đã có I / O để lái giữa đường chết, trong khi bạn đã từng có một xe buýt nội bộ trong silicon thực hiện giao tiếp đó. "

Cuối cùng, nó trở thành một thách thức hệ thống, với một loạt các đánh đổi phức tạp mà chỉ có thể được giải quyết ở cấp độ hệ thống. Andy Heinig, trưởng nhóm tích hợp hệ thống tiên tiến tại Bộ phận Hệ thống thích ứng của Fraunhofer IIS cho biết: “Chúng tôi có thể nhận ra nhiều điều mới mẻ với bao bì tiên tiến, nhưng thiết kế phức tạp hơn nhiều. “Chúng tôi có nhiều tương tác hơn khi bạn làm cho mọi thứ gần nhau như vậy. Bạn phải kiểm tra luồng của bạn. Bạn phải kiểm tra sự phân phối điện. Và nó gây ra rất nhiều khó khăn cho việc thiết kế những hệ thống như vậy ”.

Trên thực tế, một số thiết bị rất phức tạp nên rất khó để thay đổi các thành phần một cách dễ dàng để tùy chỉnh các thiết bị này cho các ứng dụng miền cụ thể. Đây là lý do tại sao nhiều sản phẩm gói nâng cao dành cho các thành phần có khối lượng rất cao hoặc có khả năng phục hồi về giá, chẳng hạn như chip máy chủ.

Tiến bộ trong mô phỏng và thử nghiệm mô-đun chiplet
Tuy nhiên, các kỹ sư đang tìm ra những cách mới để thực hiện các phân tích nhiệt nhằm đảm bảo độ tin cậy của gói trước khi các mô-đun gói được xây dựng. Ví dụ, Siemens đã cung cấp một ví dụ về mô-đun dựa trên hai ASIC kết hợp một lớp phân phối lại quạt ra (RDL) được gắn trên đỉnh một chất nền hữu cơ nhiều lớp trong một gói BGA. Nó sử dụng hai mô hình, một cho WLP dựa trên RDL và mô hình thứ hai cho chất nền hữu cơ nhiều lớp BGA. Các mô hình gói này được chỉ định theo tham số, bao gồm xếp chồng lớp nền và BGA trước khi đưa thông tin EDA vào, đồng thời cho phép đánh giá vật liệu sớm và lựa chọn vị trí khuôn. Tiếp theo, dữ liệu EDA được nhập và đối với mỗi mô hình, bản đồ vật liệu cho phép mô tả nhiệt chi tiết về sự phân bố đồng trong tất cả các lớp. Mô phỏng tản nhiệt cuối cùng (xem hình 2) xem xét tất cả các vật liệu ngoại trừ nắp kim loại, TIM và các vật liệu lấp dưới.

Giữ cho các gói IC mát mẻ

Giữ cho các gói IC mát mẻ

Hình 2: Mô hình nhiệt của hai ASIC với WLP quạt ra RDL và mô hình nhiệt riêng biệt cho BGA hữu cơ cho thấy hình chiếu trên và mặt cắt của nhiệt tản ra qua đế và các kết nối và hướng lên về phía nắp kim loại. Nguồn: Siemens

Eric Ouyang, giám đốc tiếp thị kỹ thuật tại JCET, cùng với các kỹ sư tại JCET và Meta, đã so sánh hiệu suất nhiệt của khuôn đúc nguyên khối, mô-đun đa hạt, bộ xen kẽ 2.5D và khuôn xếp chồng 3D với một ASIC và hai SRAM so với một khuôn. [1 ] So sánh giữa táo và táo giữ môi trường xung quanh máy chủ, tản nhiệt với buồng chân không và TIM giống nhau. Về nhiệt độ, 2.5D và MCM hoạt động tốt hơn so với chip 3D hoặc chip nguyên khối. Các đồng nghiệp của Ouyang và JCET đã phát minh ra ma trận điện trở và đồ thị đường bao công suất (xem hình 3), có thể được sử dụng trong quá trình thiết kế mô-đun ban đầu để xác định xem mức công suất đầu vào cho các chip khác nhau và nhiệt độ điểm giao nhau có thể được kết hợp đáng tin cậy hay không trước khi mô phỏng nhiệt tốn thời gian . Như được minh họa, vùng an toàn làm nổi bật các dải công suất trên mỗi chip đáp ứng tiêu chí độ tin cậy.

Ouyang giải thích rằng trong quá trình thiết kế, các kiến ​​trúc sư mạch có thể có ý tưởng về các mức công suất của các chip khác nhau sẽ được đặt trong mô-đun nhưng có thể không biết liệu các mức công suất có nằm trong phạm vi tin cậy hay không. Biểu đồ xác định các vùng năng lượng an toàn cho tối đa ba chip trong mô-đun chiplet. Nhóm đã phát triển một máy tính công suất tự động cho nhiều chip hơn.

Hình 3: Trong bố cục interposer 2.5D, vùng màu đỏ thể hiện mức công suất an toàn cho một ASIC và hai khuôn SRAM giữ cho Tj-Ta <95 ° C. Nguồn: JCET

Hình 3: Trong bố cục interposer 2.5D, vùng màu đỏ thể hiện mức công suất an toàn cho một ASIC và hai khuôn SRAM giữ cho Tj-Ta <95 ° C. Nguồn: JCET

Hình 3: Trong bố cục interposer 2.5D, vùng màu đỏ thể hiện mức công suất an toàn cho một ASIC và hai khuôn SRAM giữ cho Tj-Ta <95 ° C. Nguồn: JCET

Định lượng điện trở nhiệt
Cách nhiệt di chuyển qua chip silicon, bo mạch, keo dán, TIM hoặc nắp gói đã được hiểu rõ. Các phương pháp tiêu chuẩn tồn tại để theo dõi các giá trị nhiệt độ và điện trở tại mỗi giao diện, là một hàm của sự chênh lệch nhiệt độ và công suất.

Ouyang của JCET cho biết: “Đường dẫn nhiệt được định lượng bằng ba giá trị chính - điện trở nhiệt từ mối nối thiết bị đến môi trường xung quanh, điện trở nhiệt từ mối nối này sang vỏ máy khác [ở đầu gói] và điện trở nhiệt từ mối nối với bo mạch. Ông lưu ý rằng tối thiểu, khách hàng của JCET yêu cầu ɵja , ɵjc và ɵjb , sau đó họ sẽ sử dụng trong các thiết kế hệ thống. Họ có thể yêu cầu rằng một điện trở nhiệt nhất định không được vượt quá một giá trị cụ thể và thiết kế bao bì mang lại hiệu suất đó. (Xem JESD51-12 của JEDEC, Hướng dẫn báo cáo và sử dụng thông tin nhiệt trọn gói, để biết chi tiết.)

Hình 4: Điện trở nhiệt từ chip này sang gói khác để định lượng khả năng tản nhiệt của gói. Nguồn: JCET

Hình 4: Điện trở nhiệt từ chip này sang gói khác để định lượng khả năng tản nhiệt của gói. Nguồn: JCET

Hình 4: Điện trở nhiệt từ chip này sang gói khác để định lượng khả năng tản nhiệt của gói. Nguồn: JCET

Mô phỏng nhiệt chi tiết là cách ít tốn kém nhất để khám phá các tùy chọn cấu hình và vật liệu. “Mô phỏng các chip hoạt động thường xác định một hoặc nhiều điểm nóng, vì vậy, chúng tôi có thể thêm đồng vào đế bên dưới điểm đó để giúp tản nhiệt hoặc thay đổi vật liệu nắp và thêm tản nhiệt chẳng hạn. Với nhiều gói khuôn, chúng ta có thể thay đổi cấu hình hoặc xem xét các cách tiếp cận mới để ngăn hiện tượng trao đổi chéo nhiệt. Có một số cách để tối ưu hóa để đạt được độ tin cậy cao và hiệu suất nhiệt, ”Ouyang nói. Thông thường, các gói được thiết kế với các mức tối đa nhất định. Ouyang lưu ý rằng các nhà tích hợp hệ thống có thể chỉ định rằng điện trở nhiệt ɵja, ɵjc và ɵjb, không vượt quá giá trị nhất định. Thông thường, nhiệt độ mối nối silicon được giữ dưới 125 ° C.

Sau mô phỏng, các nhà đóng gói thực hiện thiết kế thí nghiệm (DOE) để đi đến cấu hình gói cuối cùng. Nhưng vì bước DOE, sử dụng một phương tiện thử nghiệm được thiết kế đặc biệt, tốn thời gian và tốn kém hơn, nên việc mô phỏng được khai thác trước tiên.

Chọn TIM
Trong các gói, hơn 90% nhiệt tản ra trên đỉnh của chip thông qua gói đến bộ tản nhiệt, thường được làm bằng nhôm anốt hóa với các cánh tản nhiệt dọc. Vật liệu giao diện nhiệt (TIM) có độ dẫn nhiệt cao được đặt giữa chip và gói để giúp truyền nhiệt. TIM thế hệ tiếp theo cho CPU bao gồm hợp kim tấm kim loại (như indium và thiếc) và thiếc thiêu kết bạc, dẫn điện lần lượt là 60W / mK và 50W / mK.

Khi các công ty thực hiện chuyển đổi từ các SoC lớn sang mô-đun chiplet, cần có nhiều loại TIM hơn với các đặc tính và độ dày khác nhau.

Đối với các hệ thống mật độ cao, khả năng chịu nhiệt của TIM giữa chip và gói đang có tác động lớn hơn đến khả năng chịu nhiệt tổng thể của các mô-đun được đóng gói, theo YoungDo Kweon, giám đốc cấp cao của R&D tại Amkor, trong một cuộc nói chuyện gần đây. [2] “Xu hướng công suất đang tăng lên đáng kể, đặc biệt là đối với logic, vì vậy chúng tôi quan tâm đến việc giữ nhiệt độ mối nối thấp để đảm bảo hoạt động của chất bán dẫn đáng tin cậy,” Kweon nói. Ông nói thêm rằng trong khi các nhà cung cấp TIM cung cấp các giá trị điện trở nhiệt cho vật liệu của họ, thì khả năng chịu nhiệt từ chip này sang gói khác (ɵjc), trên thực tế, bị ảnh hưởng bởi chính quá trình lắp ráp, bao gồm cả chất lượng liên kết giữa chip và TIM và vùng tiếp xúc. Ông lưu ý rằng thử nghiệm trong môi trường được kiểm soát với các công cụ lắp ráp thực tế và vật liệu liên kết là điều cần thiết để hiểu được hiệu suất nhiệt thực tế và lựa chọn TIM tốt nhất cho chứng chỉ của khách hàng.

Voids là một vấn đề cụ thể. “Cách vật liệu ứng xử trong các gói hàng là một thách thức khá lớn. Bạn có thuộc tính vật liệu của chất kết dính hoặc keo, và cách vật liệu thực sự phủ lên bề mặt có thể ảnh hưởng đến điện trở nhiệt tổng thể mà vật liệu thể hiện, điện trở tiếp xúc, ”Parry của Siemens nói. “Và nó phụ thuộc rất nhiều vào cách vật liệu chảy thành những khuyết điểm cực kỳ nhỏ trên bề mặt. Nếu những chỗ không hoàn hảo không được keo lấp đầy, nó thể hiện một lực cản bổ sung đối với dòng nhiệt. ”

Đối phó với nhiệt khác nhau
Các nhà sản xuất chip đang mở rộng phạm vi của họ về cách giải quyết các hạn chế về nhiệt. “Nếu bạn giảm kích thước của khuôn, nó có thể là một phần tư diện tích, nhưng gói hàng có thể giống nhau. Vì vậy, có thể có một số khác biệt về tính toàn vẹn của tín hiệu do các dây liên kết từ gói bên ngoài đi vào khuôn, ”Randy White, giám đốc chương trình giải pháp bộ nhớ tại Keysight Technologies cho biết. “Các dây dài hơn, có nhiều điện cảm hơn, vì vậy có phần điện đó. Nếu bạn làm một phần tư diện tích của khuôn, nó sẽ nhanh hơn. Làm thế nào để bạn tiêu tan nhiều năng lượng đó trong một không gian đủ nhỏ? Đó là một thông số quan trọng khác phải được nghiên cứu. "

Điều này đã dẫn đến các khoản đầu tư đáng kể vào nghiên cứu liên kết ở lợi thế hàng đầu, và trọng tâm - ít nhất là hiện tại - dường như là liên kết lai. “Nếu tôi có hai con chip này, và có một chút va chạm giữa chúng, thì sẽ có khoảng cách khe hở không khí giữa các con chip này,” Rambus 'Woo nói. “Đó không phải là cách dẫn nhiệt tốt nhất để di chuyển nhiệt lên và xuống ngăn xếp. Bạn có thể lấp đầy các khoảng trống không khí bằng thứ gì đó, nhưng ngay cả khi tiếp xúc trực tiếp với silicon thì điều đó cũng không tốt bằng. Vì vậy, liên kết trực tiếp lai là một điều mà mọi người đang làm. "

Nhưng liên kết lai rất tốn kém và có khả năng vẫn bị giới hạn trong các ứng dụng loại bộ xử lý hiệu suất cao, với TSMC là một trong những công ty duy nhất cung cấp công nghệ hiện tại. Tuy nhiên, hứa hẹn rất lớn cho việc kết hợp quang tử trên chip CMOS hoặc GaN trên silicon.

Kết luận
Ý tưởng ban đầu đằng sau bao bì tiên tiến là nó sẽ hoạt động giống như các bộ LEGO - các chiplet được phát triển ở các nút quy trình khác nhau có thể được lắp ráp lại với nhau và các vấn đề về nhiệt sẽ được giảm bớt. Nhưng có sự đánh đổi. Khoảng cách mà tín hiệu cần truyền đi vật chất, cả từ quan điểm hiệu suất và công suất, và các mạch điện luôn bật hoặc nhu cầu giữ các phần tối, ảnh hưởng đến các đặc tính nhiệt. Việc chỉ bẻ khuôn thành nhiều phần để có năng suất và độ linh hoạt tốt hơn không đơn giản như vẻ ngoài của nó. Mọi kết nối trong gói phải được tối ưu hóa và các điểm phát sóng không còn giới hạn trong một chip duy nhất.

Các công cụ mô hình hóa ban đầu có thể được sử dụng để quy định hoặc loại bỏ các kết hợp khác nhau của các chiplet đang mang lại một sự thúc đẩy lớn cho các nhà thiết kế các mô-đun phức tạp. Mô phỏng nhiệt và việc giới thiệu các TIM mới sẽ vẫn là điều cần thiết trong thời đại mật độ điện ngày càng tăng.

—Ed Sperling đã đóng góp vào báo cáo này

dự án
1. E. Ouyang, J. Gu, Y. Jeong, M. Liu, “Thiết kế nhiệt của mô-đun Chiplet sử dụng khuôn nguyên khối và các gói 2.5D / 3D,” Hội nghị liên kết về hiện tượng nhiệt và cơ nhiệt trong hệ thống điện tử (ITHERM) 2022 .
2. YD Kweon, “TIM hiệu suất cao cho các sản phẩm FCBGA có nắp đậy”, Semiconductor360 Live Europe + Israel, 2021, https://www.youtube.com/watch?v=StakqaRul7k

Liên quan đến chuyện

Những thách thức trong tương lai đối với bao bì tiên tiến
OSAT đang phải vật lộn với một loạt các vấn đề, bao gồm cong vênh, không phù hợp nhiệt, tích hợp không đồng nhất, các đường và khoảng trống mỏng hơn.

Sơ đồ sàn nhiệt cho chip
Nhiều yếu tố ảnh hưởng đến mức độ nóng của khuôn hoặc IP, nhưng nếu phân tích nhiệt không được thực hiện, nó có thể dẫn đến hệ thống chết hoặc hoạt động kém.

Lập bản đồ nhiệt trên toàn hệ thống
Giải quyết các vấn đề về nhiệt đòi hỏi sự kết hợp của nhiều công cụ hơn, các chiến lược để loại bỏ nhiệt đó và phân tích nhiệt chính xác hơn sớm trong quy trình thiết kế.

  • Coinsmart. Sàn giao dịch Bitcoin và tiền điện tử tốt nhất Châu Âu.Bấm vào đây
  • Platoblockchain. Web3 Metaverse Intelligence. Khuếch đại kiến ​​thức. Truy cập Tại đây.
  • nguồn: https://semiengineering.com/keeping-ic-packages-cool/

Các bài liên quan

spot_img

Bài viết gần đây

spot_img