Một số nhà cung cấp khắc đang bắt đầu xuất xưởng các công cụ khắc chọn lọc thế hệ tiếp theo, mở đường cho các thiết bị bộ nhớ và logic mới.
Vật liệu ứng dụng là nhà cung cấp đầu tiên cung cấp hệ thống khắc chọn lọc thế hệ tiếp theo, đôi khi được gọi là khắc chọn lọc cao, vào năm 2016. Hiện tại, Lam Research, TEL và những người khác đang cung cấp các công cụ vận chuyển với khả năng khắc chọn lọc cao, để chuẩn bị cho các thiết bị tương lai chẳng hạn như 3D DRAM và các bóng bán dẫn toàn cổng.
Với công nghệ khắc có tính chọn lọc cao, một công cụ khắc chuyên dụng sẽ loại bỏ hoặc ăn mòn các vật liệu trong các cấu trúc chip nhỏ trong quá trình sản xuất vi mạch. Điều khác biệt so với phương pháp khắc chọn lọc ngày nay - đã tồn tại trong nhiều năm - là khả năng loại bỏ vật liệu theo bất kỳ hướng nào (đẳng hướng) mà không làm hỏng các bộ phận khác của thiết bị. Trong một số trường hợp, các công cụ khắc có tính chọn lọc cao cũng có thể loại bỏ vật liệu theo một hướng (anistropic). Một số công cụ khắc hiện có có thể thực hiện khắc chọn lọc ở mức độ này hay mức độ khác, nhưng chúng có khả năng hạn chế ở đây và không có khả năng tạo cấu trúc thiết bị mới tại các nút nâng cao.
Hình 1: Sự chuyển đổi từ finFET sang GAA thúc đẩy các yêu cầu khắc chọn đẳng hướng quan trọng. Nguồn: Lâm Nghiên
Được sử dụng trong vài thập kỷ, khắc là một quá trình thiết yếu trong fab. Trong một quy trình đơn giản, một hệ thống lắng đọng các vật liệu silicon dioxide trên một tấm wafer. Sau đó, một hệ thống in thạch bản sẽ tạo mẫu các đặc điểm nhỏ trên vật liệu cho mỗi khuôn trên tấm wafer và công cụ khắc sẽ loại bỏ các vật liệu không mong muốn trên mỗi khuôn để tạo ra các cấu trúc khác nhau với mục tiêu chính xác cấp angstrom (1Å = 0.1nm).
Hình 2: Các bước quy trình tạo mẫu và khắc chung trong một khuôn. Nguồn: Wikipedia
Về cơ bản, một công cụ khắc tiên tiến là một hệ thống độc lập với một buồng. Trong hoạt động, một tấm wafer được đưa vào trong buồng. Trong một loại etch, plasma - là một loại khí bị ion hóa - được tạo ra trong buồng. “Trước hết, chúng tôi tạo ra một plasma. Các êlectron đập vào các phân tử khí. Điều đó tạo ra các ion và nhiều electron hơn. Chúng cũng tạo ra các gốc tự do. Các gốc trở thành loài thực hiện quá trình ăn mòn hóa học trong hệ thống khắc plasma. Các gốc tự do này khuếch tán lên bề mặt tấm wafer. Nó có thể phản ứng với vật liệu này nhưng không phản ứng với vật liệu khác. Cuối cùng, bạn có một khắc. Kết quả là một quá trình đẳng hướng. Chris Mack, CTO của Fractilia, giải thích trong một bài thuyết trình video. Về cơ bản, gốc tự do là một nguyên tử, phân tử hoặc ion.
Không phải tất cả các quy trình chip đều yêu cầu khắc có tính chọn lọc cao. Trong sản xuất chip, nhiều bước khắc rất đơn giản và sử dụng các công cụ khắc hiện có. Đối với các quy trình chip đòi hỏi khắt khe hơn, các nhà cung cấp etch cung cấp các tùy chọn khác nhau liên quan đến các công cụ phức tạp hơn. Khắc có tính chọn lọc cao là một trong những lựa chọn như vậy. Sử dụng các chất hóa học độc quyền, một công cụ khắc với những khả năng này loại bỏ các vật liệu được nhắm mục tiêu mà không cần sửa đổi hoặc loại bỏ các lớp xung quanh.
Quá trình này tương tự như etch lớp nguyên tử (ALE), nhưng chúng khác nhau ở nhiều khía cạnh. Về cơ bản, ALE loại bỏ một cách có chọn lọc các vật liệu được nhắm mục tiêu ở quy mô nguyên tử. “Trong ALE, bạn đang cố gắng loại bỏ từng lớp nguyên tử tại một thời điểm. Dan Hutcheson, phó chủ tịch TechInsights cho biết: “Với cách khắc sâu có chọn lọc, bạn sẽ bắt đầu sử dụng bộ phim cho đến khi nó biến mất. Ưu điểm của khắc chọn lọc là bạn có thể đi nhanh hơn nhiều. Chìa khóa cho điều đó là bạn không thể làm hỏng những gì bên dưới nó hoặc xung quanh nó. "
Chọn lọc khắc cũng liên quan đến các yếu tố khác. “Theo định nghĩa, như bạn đã hiểu, tính chọn lọc là tỷ lệ giữa những gì bạn đang cố gắng loại bỏ và những gì bạn không muốn loại bỏ,” Hutcheson nói.
Trong một ví dụ, một nhà sản xuất chip lắng đọng vật liệu silicon dioxide trên một chất nền. Nhà sản xuất chip muốn giữ một phần được chọn của vật liệu đó ở giữa thiết bị, nhưng muốn loại bỏ phần còn lại. Để thực hiện điều đó, một vật liệu mặt nạ cản quang được đặt trên các phần ở giữa.
Trong quá trình khắc, các chất ăn mòn (plasma, khí / hơi, axit) trong buồng bắn phá tấm wafer. Các loài ăn mòn phản ứng chậm hơn với vật liệu mặt nạ, nhưng phản ứng nhanh hơn với và loại bỏ silicon dioxide tiếp xúc.
Tính chọn lọc đề cập đến sự khác biệt về khả năng phản ứng giữa vật liệu tiếp xúc và lớp dưới của nó hoặc vật liệu tiếp xúc và vật liệu lân cận. Nói một cách khác, độ chọn lọc là tỷ lệ tỷ lệ ăn mòn giữa hai vật liệu bất kỳ, theo nhà sản xuất thiết bị Corial, một Công ty Plasma-Therm.
“Khắc chọn lọc đề cập đến quá trình loại bỏ vật liệu với độ chọn lọc cực cao ở> 1000: 1 và ít hao hụt vật liệu: <2Å hoặc một lớp đơn nguyên tử. Ian Latchford, giám đốc tiếp thị sản phẩm tại Lam Research, cho biết: "
Tuy nhiên, các loại khắc có tính chọn lọc cao được yêu cầu cho số lượng ứng dụng ngày càng tăng. Tất cả những điều này đều đòi hỏi các công cụ khắc chọn lọc chuyên dụng và đắt tiền với hóa chất phức tạp.
Chế độ Etch
Tổng cộng, thị trường etch toàn cầu đã tăng từ 14 tỷ USD vào năm 2020 lên 19.9 tỷ USD vào năm 2021, theo TechInsights. Theo công ty này, thị trường gỗ etch dự kiến sẽ tăng trưởng với tốc độ hàng năm là 7% trong vòng XNUMX năm tới. AMEC, Vật liệu Ứng dụng, Hitachi, Lam, Plasma-Therm và TEL là một trong những người chơi trong lĩnh vực kinh doanh etch.
Trong những ngày đầu của ngành công nghiệp vi mạch, các nhà sản xuất chip đã chế tạo thiết bị của riêng họ. Trong những ngày đó, các quy trình khắc được tiến hành trong bồn rửa bên dưới những chiếc mũ trùm bốc khói, theo các tài liệu lịch sử từ VLSI Research, hiện là một phần của TechInsights. Về cơ bản, các tấm wafer được ngâm trong một bồn rửa chứa đầy chất tẩy rửa hóa học và sau đó được rửa sạch. Điều này đã loại bỏ các vật liệu trên tấm wafer.
Vào cuối những năm 1960, Signetics, một nhà sản xuất chip đã không còn tồn tại, đã thực hiện công việc sớm nhất trong lĩnh vực khắc plasma. Vào những năm 1970, một số nhà cung cấp thiết bị khắc thương mại đã xuất hiện.
Ban đầu, công nghệ khắc đã được chia thành hai phân đoạn - khắc ướt và khắc khô. Trong một hệ thống, máy khắc ướt loại bỏ các vật liệu bằng cách nhúng các tấm wafer trong dung dịch lỏng.
Khô khắc, thị trường lớn hơn trong hai thị trường, được sử dụng rộng rãi để sản xuất chip ngày nay. Khắc khô được chia thành ba phân đoạn hoặc chế độ - khắc plasma, khắc ion phản ứng (RIE) và khắc phun (hay còn gọi là khắc tia ion). Mỗi chế độ được sử dụng cho các ứng dụng khác nhau.
Về mặt kỹ thuật, khắc chọn lọc là một ứng dụng chứ không phải là một danh mục riêng biệt. Nó phù hợp với cả hai loại khắc ướt và khô. Trong mọi trường hợp, mục đích là thực hiện các vết khắc chính xác với độ đồng đều tốt trên tấm wafer.
Sputter hay tia ion khắc là một quá trình vật lý. Trong hoạt động, một tấm wafer được đưa vào một hệ thống. Công cụ này tạo ra các ion với tốc độ nhanh, do đó loại bỏ các vật liệu trong chip.
Được phát triển vào những năm 1970, RIE là một quy trình plasma, được sử dụng rộng rãi trong các chip ngày nay. Trong quá trình hoạt động, các ion được tạo ra trong một hệ thống, sau đó sẽ bắn phá bề mặt của tấm wafer. Điều này, đến lượt nó, loại bỏ các vật liệu trong chip.
Trong khi đó, khắc Plasma lại khác. “Trong hệ thống này, bước đầu tiên là tạo ra một plasma mật độ cao, bao gồm nhiều điện tử, ion và chất trung hòa của các hoạt động phản ứng khác nhau,” Philippe Bézard, một kỹ sư R&D etch tại Imec cho biết. “Sau đó, bạn lọc ra các ion bằng bộ lọc ion (hình dung một tấm có các lỗ nhỏ xuyên qua nó) hoặc với áp suất khí lớn hơn lên tấm wafer để có thời gian trung hòa các ion.”
Các gốc còn lại khuếch tán trên bề mặt tấm wafer và sau đó được hấp thụ. “Phản ứng được kích hoạt giữa các nguyên tử từ chất nền và các phân tử khác từ pha khí để tạo thành các phân tử dễ bay hơi,” Bézard nói.
Mỗi chế độ khắc có các thuộc tính khác nhau, chẳng hạn như tính chọn lọc và tính định hướng. Tính định hướng liên quan đến quá trình khắc đẳng hướng và đẳng hướng.
Mack của Fractilia giải thích: “(Trong khắc phụt), chúng ta có thể có được tính dị hướng cao, nhưng không phải là độ chọn lọc cao. “RIE có thể tạo ra tính chọn lọc tốt, tính dị hướng cao và tỷ lệ khắc vừa phải. Việc kiểm soát đôi khi rất khó khăn ”.
Đôi khi, các nhà sản xuất chip đòi hỏi nhiều khắc một chiều và chọn lọc hơn. Đó là nơi khắc tinh huyết tương xuất hiện. “Nói chung, quá trình này là đẳng hướng với khả năng chọn lọc cao,” Mack nói. "Để có được tính chọn lọc cao hơn, chúng tôi cần hóa học."
Hình 3: Etch đẳng hướng hoặc đa hướng (trên) so với etch dị hướng hoặc định hướng (dưới) Nguồn: Wikipedia
ALE so với khắc chọn lọc
Khắc tinh có tính chọn lọc cao được yêu cầu đối với nhiều chip tiên tiến. Trong những năm qua, ngành công nghiệp bán dẫn đã phát triển các thiết bị mới và phức tạp cho cả bộ nhớ và logic.
Bắt đầu từ năm 2011, một số nhà cung cấp xưởng đúc bắt đầu cung cấp các quy trình tiên tiến sử dụng các bóng bán dẫn finFET tiên tiến nhất. Các nhà cung cấp vi mạch đã phát triển các chip xung quanh các finFET. Ngày nay, các khách hàng của xưởng đúc đang vận chuyển chip sử dụng finFET ở các nút quy trình 16nm / 14nm, 7nm và 5nm. FinFET 3nm đang trong quá trình nghiên cứu và phát triển.
Ngoài ra, ở bước sóng 3nm và / hoặc 2nm, một số xưởng đúc sẽ chuyển sang toàn bộ cổng (GAA), là những bóng bán dẫn nhanh hơn và tiêu thụ ít điện năng hơn so với finFET. Nhưng GAA FET cũng đắt hơn và khó chế tạo hơn.
Đồng thời, các nhà sản xuất bộ nhớ đang phát triển 3D NAND, DRAM cao cấp hơn và nhiều loại bộ nhớ thế hệ tiếp theo khác nhau.
Những thiết bị này đặt ra những thách thức sản xuất đáng kể đối với các nhà sản xuất thiết bị, điều này đang ảnh hưởng đến sự phát triển của các quy trình và công cụ tiên tiến hơn. Đối với các bóng bán dẫn tiên tiến và DRAM mới nhất, các nhà sản xuất chip đang sử dụng kỹ thuật in thạch bản cực tím (EUV), một hệ thống bước sóng 13.5nm được sử dụng để tạo mẫu các đặc điểm nhỏ trong chip.
Các nhà cung cấp các công cụ lắng đọng và khắc cũng phải đối mặt với một số thách thức. Robert Clark, thành viên cấp cao của đội ngũ kỹ thuật tại TEL, cho biết: “Có rất nhiều thách thức về quy trình, trong một bài thuyết trình tại hội nghị IEDM gần đây. “Mỗi thế hệ đều dẫn đến tỷ lệ khung hình ngày càng cao mà chúng ta phải đối phó. Điều đó tạo ra tất cả các loại vấn đề khắc. Bạn cũng có vấn đề với sự lắng đọng. Bạn có sự phù hợp, khoảng trống và đường nối trong các khoản tiền gửi của bạn. Bạn gặp các vấn đề về cúi, uốn, tải và chọn lọc trong khắc ”.
May mắn thay, các nhà cung cấp etch đã phát triển một số khả năng mới để giải quyết những thách thức này. ALE và etch có tính chọn lọc cao là một trong những cải tiến.
Sau nhiều năm nghiên cứu và phát triển, các nhà cung cấp etch đã giới thiệu các quy trình ALE vào giữa những năm 2010. ALE loại bỏ một cách có chọn lọc các vật liệu được nhắm mục tiêu ở quy mô nguyên tử.
Trong một ví dụ về ALE, một tấm wafer nằm trong một buồng trong hệ thống ALE. Bước đầu tiên là bơm khí clo lên bề mặt silicon trong buồng. Các phân tử clo được hấp thụ trên bề mặt, làm thay đổi bề mặt. Sau đó, các ion argon được tiêm vào trong buồng, bắn phá bề mặt và loại bỏ lớp đã biến đổi.
Có hai loại ALE - plasma và nhiệt. Plasma ALE, đang được sản xuất, cho phép khắc dị hướng. Thermal ALE, vẫn đang bén rễ, sử dụng các phản ứng nhiệt cho các vật liệu khắc đẳng hướng.
“Plasma hoặc nhiệt ALE thiên về kiểm soát cực đoan mặt trước khắc hơn là chọn lọc tổng thể,” Bézard của Imec nói. “Đôi khi nó tốt hơn phương pháp khắc plasma thông thường, đôi khi nó còn tệ hơn. Nhưng độ chọn lọc thấp hơn nhiều so với yêu cầu và đạt được đối với chất khắc có độ chọn lọc cao ”.
Ngoài ra, ALE còn chậm và có khả năng đẳng hướng hạn chế. Và trong một số trường hợp, ALE có thể gây ra thiệt hại tối thiểu cho các cấu trúc.
Khắc tinh chọn lọc cao thì khác. “Phương pháp khắc có tính chọn lọc cao có thể là một phương pháp khắc của chính nó. Kỹ thuật khắc có tính chọn lọc cao là một công nghệ cho phép các ứng dụng trong đó tính chọn lọc là thông số kỹ thuật quan trọng nhất, ”Bézard của Imec cho biết.
Trong nhiều năm, khắc chọn lọc đã được sử dụng trong sản xuất chip, nhưng công nghệ này còn hạn chế. “Trước khi ra đời hệ thống khắc chọn lọc ban đầu, các nhà sản xuất chip muốn thực hiện quá trình ăn mòn đẳng hướng sẽ sử dụng phương pháp khắc ướt,” Latchford của Lam nói. “Nhưng kỹ thuật khắc ướt cực kỳ hạn chế về độ chính xác, khả năng điều khiển và vật liệu, và chỉ đơn giản là không có khả năng tạo ra các cấu trúc thiết bị mới mà các nhà sản xuất chip cần tiếp tục phát triển đến các nút nhỏ hơn.”
Theo thời gian, ngành công nghiệp đã phát triển các quy trình khắc chọn lọc bằng cách sử dụng khắc khô. Ngày nay, Applied, Lam, TEL, và những công cụ khác cung cấp các công cụ với khả năng khắc chọn lọc thế hệ tiếp theo. Các nhà cung cấp sử dụng các tên khác nhau cho cùng một quy trình. Một số người gọi nó là khắc cực kỳ chọn lọc, khắc chọn lọc cao, hoặc khắc chọn lọc chính xác. Nhưng tất cả chúng đều sử dụng các buồng chuyên dụng để đạt được quá trình khắc có độ chọn lọc cao bằng cách sử dụng các chất hóa học độc quyền. Các khoang được kết hợp trên các bệ khắc tiêu chuẩn.
Đối với hệ thống khắc chọn lọc, Applied sử dụng phương pháp tiếp cận hai bước để cho phép khắc đẳng hướng. Đầu tiên, bề mặt được xử lý. Sau đó, các gốc được tạo ra, do đó loại bỏ các vật liệu được nhắm mục tiêu.
“Cách tiếp cận dựa trên cấp tiến mang lại tính chọn lọc cực kỳ cao. Nó có thể khắc một vật liệu và không chạm vào bề mặt khác, ”Uday Mitra, phó chủ tịch của Applied Materials, giải thích trong một cuộc phỏng vấn vào năm 2017.
Trong khi đó, Lam gần đây đã giới thiệu ba sản phẩm khắc chọn lọc — Argos, Prevos và Selis. Sử dụng các chất hóa học mới, Prevos cung cấp các chất khắc chọn lọc cho oxit, silicon và kim loại. Selis sử dụng khả năng khắc tận gốc và khắc nhiệt để khắc chọn lọc. Và Argos sửa đổi và khử nhiễm các bề mặt wafer một cách có chọn lọc.
Khắc có tính chọn lọc cao có thể được sử dụng trong cả ứng dụng dị hướng hoặc đẳng hướng cho bộ nhớ và thiết bị logic. Mỗi ứng dụng cũng có thể có độ chọn lọc khác nhau.
“Tất cả phụ thuộc vào ứng dụng và loại khắc được sử dụng,” Bézard của Imec cho biết “Đối với khắc plasma, độ chọn lọc 50: 1 giữa các polyme khác nhau sẽ được coi là rất cao. Nó thường <10: 1. Điều đó sẽ được coi là rất thấp khi ăn mòn độ chọn lọc của silic thành oxit bằng cách sử dụng các quá trình tuần hoàn (thường> 300: 1). ”
Tất cả các quy trình đều là thách thức, bất kể ứng dụng nào. “Có một kiểu khắc chung, có tính chọn lọc nhất định. Và sau đó, khi bạn đến được với khắc có chọn lọc, bạn đang nói về nhiều cấp bậc có độ chọn lọc cao hơn, ”Hutcheson của TechInsights nói. “Khi bạn đi đến một thứ gì đó giống như một chất khắc thuần túy chọn lọc, nó gần với một quy trình hóa học thuần túy hơn nhiều. Nhưng bây giờ bạn phải tìm cách làm cho hóa học hoạt động. Bạn muốn khắc quá nhiều một chút để đảm bảo rằng bạn xóa tất cả các tài liệu. Nhưng bạn không thể đi quá xa nếu không bạn sẽ bắt đầu loại bỏ các vật liệu bên dưới. Bạn càng có thể tăng độ chọn lọc, bạn càng có thể đảm bảo rằng bạn có một vết khắc đồng đều trên tấm wafer 300mm. Chúng tôi đang nói về angstrom mà chúng tôi đối phó, xét về độ chính xác của chúng tôi phải vượt qua mực nước 300mm. Độ chính xác là một hiện tượng. "
Các ứng dụng
Có một số ứng dụng cho khắc có tính chọn lọc cao. Ví dụ, các tiếp điểm tự căn chỉnh được hình thành bằng cách sử dụng chất khắc có tính chọn lọc cao dị hướng. Trong chip, các tiếp điểm là những cấu trúc cực nhỏ kết nối bóng bán dẫn với lớp đồng đầu tiên trong các thiết bị.
Trong khi đó, vào năm 2020, TEL và Imec đã trình bày một bài báo về quy trình không có plasma đẳng hướng cho các ứng dụng cắt tỉa silicon. Về cơ bản, công cụ khắc cắt một bộ phim hoặc vật liệu để tạo thành hình dạng mong muốn của cấu trúc. Quá trình này có thể được sử dụng cho finFET và GAA.
Các quy trình khắc chọn lọc khác được sử dụng trong GAA. Ở các nút quy trình 3nm và / hoặc 2nm, các xưởng đúc tiên tiến nhất và khách hàng của họ cuối cùng sẽ chuyển sang loại bóng bán dẫn GAA được gọi là FET tấm nano. FET dạng nanô là dạng vây đã được xoay 90 độ, dẫn đến các vây xếp chồng lên nhau theo chiều ngang với vật liệu cổng dọc ở giữa mỗi vây. Mỗi vây, giống như một tờ giấy, là một kênh.
Để tạo ra các tấm nano trong fab, một công cụ biểu mô đặt các lớp silicon-germani (SiGe) và silicon siêu mỏng, xen kẽ trên một chất nền, tạo thành một cấu trúc siêu mạng. Cấu trúc này có thể có ba, năm hoặc nhiều lớp cho mỗi vật liệu.
Các vây dọc cực nhỏ được tạo hoa văn và khắc theo cấu trúc siêu mạng. Sau đó, các miếng đệm bên trong được hình thành. Vì vậy, các phần bên ngoài của các lớp SiGe trong cấu trúc siêu mạng được làm lõm xuống và sau đó được lấp đầy bằng vật liệu điện môi.
Andrew Cross, giám đốc giải pháp kiểm soát quy trình tại KLA cho biết: “Mô-đun đệm lót bên trong cung cấp khả năng kiểm soát chiều dài cổng hiệu quả và cũng cách ly cổng khỏi nguồn / xả epi”. “Tại mỗi bước này trong quá trình hình thành miếng đệm bên trong, việc kiểm soát chính xác hình dạng và CD của các vết lõm và phần lõm của miếng đệm cuối cùng là rất quan trọng để đảm bảo hiệu suất chính xác của thiết bị.”
Tiếp theo, nguồn / cống được hình thành. Sau đó, các lớp SiGe trong cấu trúc siêu mạng bị loại bỏ, để lại các lớp hoặc tấm dựa trên silicon, tạo nên các kênh.
Scott Hoover, giám đốc cấp cao của các chương trình chiến lược tại Onto Innovation, cho biết: “Việc phát hành kênh yêu cầu kiểm soát cá nhân về chiều cao tấm, xói mòn góc và uốn kênh.
Cuối cùng, một cổng được hình thành bằng cách tích tụ chất điện môi và cổng kim loại có hàm lượng k cao. Mỗi bước đưa ra một số thách thức, đặc biệt là quá trình giải phóng bộ đệm bên trong và kênh.
Nicolas Loubet, một nhân viên kỹ thuật cấp cao tại IBM Research, cho biết: “Đối với mỗi bước quan trọng này trong chế tạo thiết bị nano, mấu chốt là sử dụng quy trình khắc pha khí có chọn lọc cao”. “Liên quan đến việc giải phóng kênh, cần có độ chọn lọc SiGe cao hơn 150: 1 so với Si etch để ngăn ngừa mất kênh silicon nano, điều này có thể dẫn đến suy giảm tính linh động, điện trở kênh cao và sự thay đổi lớn trên các thiết bị có chiều rộng tấm nano khác nhau. Quá trình khắc cũng cần khắc hoàn toàn SiGe trong các hốc nhỏ với tỷ lệ khắc được kiểm soát và không được tự giới hạn. ”
Trong một bài báo gần đây, IBM và TEL đã trình diễn kỹ thuật khắc khô bên cho GAA bằng cách sử dụng các hóa học mới, cho phép độ chọn lọc> 150: 1.
Trong khi đó, Lam cũng đã phát triển một quy trình khắc có chọn lọc cao cho các bước giải phóng và đệm lót bên trong GAA. Ví dụ: đối với bước ngắt kênh, Lam kết hợp các công cụ Prevos và Selos mới của mình.
“Trong cấu trúc GAA, chỉ có lớp vật liệu SiGe bị loại bỏ, trong khi mọi phần khác của thiết bị được giữ nguyên tương đối. Với khả năng này, các nhà sản xuất chip có thể điêu khắc các tính năng ở kích thước nano đòi hỏi độ chính xác ở cấp độ angstrom để tránh loại bỏ, sửa đổi hoặc làm hỏng các lớp vật liệu quan trọng khác trong quá trình khắc, ”Lam's Latchford cho biết.
Bất kể nhà cung cấp công cụ nào, đó là một quá trình khó khăn. “Thách thức không phải là quá nhiều tìm ra các hóa chất,” Bézard của Imec nói. “Nó cũng nhận được cùng một độ chọn lọc chính xác cho mỗi tấm nano, vì tấm dưới cùng sẽ thấy nhiều sự tương tác của khí etch với chất nền hơn tấm trên cùng. Vì vậy, bạn có thể có những khác biệt rất cục bộ. Đó là nơi chúng ta cần phép thuật. Chúng tôi cần đảm bảo rằng mọi bảng nano đều nhìn thấy điều tương tự như những bảng khác. ”
Hình 4: Hệ thống Selis-Prevos của Lam khắc các ngăn xếp SiGe / Si trong các FET dạng nanô và các quy trình khác. Nguồn: Lâm Nghiên
Các thiết bị trong tương lai
Khắc có tính chọn lọc cao cũng được yêu cầu cho các thiết bị trong tương lai như FET bổ sung (CFET), một thiết bị logic xếp chồng 3D. CFET hiện đang trong quá trình R&D.
Bộ nhớ là một ứng dụng khác. Ngày nay, các nhà sản xuất bộ nhớ đang đẩy mạnh giai đoạn tiếp theo của việc mở rộng quy mô DRAM, nhưng họ đang phải đối mặt với một số thách thức khi công nghệ này đạt đến giới hạn vật lý của nó.
Đáp lại, các nhà sản xuất bộ nhớ đang làm việc trên 3D DRAM, ở nhiều khía cạnh giống với 3D NAND. 3D DRAMs còn vài năm nữa mới được sản xuất hàng loạt. “Trong 3D DRAM, sự thay đổi lớn về thiết kế giải quyết được rất nhiều vấn đề về tỷ lệ gặp phải trong các thiết kế phẳng, đồng thời, tạo ra nhu cầu lớn về các loại khắc có chọn lọc bên,” Lam's Latchford nói.
Kết luận
Để chắc chắn, ngành công nghiệp đang nghiên cứu một loạt các thiết bị trong tương lai. Các nhà sản xuất chip yêu cầu các công cụ tiên tiến hơn trong một số phân đoạn, chẳng hạn như lắng đọng, kiểm tra, in thạch bản và đo lường.
Chất khắc có tính chọn lọc cao là một bổ sung quan trọng cho sự kết hợp của các công cụ. “Những giải pháp này cho phép các nhà sản xuất chip tạo ra những con chip ngày càng mạnh mẽ và phức tạp có thể hỗ trợ các công nghệ tính toán và hiệu suất cao, chẳng hạn như xe tự lái, chăm sóc sức khỏe kỹ thuật số tiên tiến và metaverse sắp tới,” Latchford nói.
Liên quan đến chuyện
Lớp nguyên tử Etch mở rộng sang các thị trường mới
https://semiengineering.com/atomic-layer-etch-expands-to-new-markets/
Cấu trúc bóng bán dẫn mới ở 3nm / 2nm
https://semiengineering.com/new-transistor-structures-at-3nm-2nm/
Các bóng bán dẫn đạt tới điểm giới hạn ở bước sóng 3nm
https://semiengineering.com/transistors-reach-tipping-point-at-3nm/
Các bài viết Cuộn ra có chọn lọc cao cho chip thế hệ tiếp theo xuất hiện đầu tiên trên Kỹ thuật bán dẫn.
