Dijital ve analog devreler arasındaki etkileşim daha yakından iç içe geçtikçe, karışık sinyal modelleme daha önemli hale geliyor. Bu seviyedeki modelleme, analog bileşenler için yeterince doğru ancak hızlı davranışsal modellere kritik derecede bağlıdır. Paul Cunningham (Kıdemli Başkan Yardımcısı/Genel Müdür, Cadence Doğrulama), Raúl Camposano (Silikon Katalizörü, girişimci, eski Synopsys CTO'su ve şimdi Silvaco CTO'su) ve ben araştırma fikirleri serimize devam ediyoruz. Her zaman olduğu gibi geri bildirimlerinizi bekliyoruz.
Yenilik
Bu ayın seçimi Karışık Sinyalli SoC'lerin Hızlı Doğrulanması. Makale 2021 Journal of the Solid-State Circuits Society'de sunuldu. Yazarlar Stanford, Seul Ulusal Üniversitesi ve Scientific Analog'dandır.
Karışık sinyalle ilgili yeni bir SemiWiki blogu büyük ilgi gördü ve bu alanın daha fazla çalışmaya değer olduğunu öne sürdü. Etkili karma sinyal doğrulamayı gerçekleştirmenin kritik adımlarından biri, olaya dayalı simülasyon için uygun olan analog işlevler için doğru karma düzeyli davranış modelleri ve hatta donanım emülasyonunda kullanıma yönelik sentezlenebilir modeller geliştirmektir. Makale, model oluşturmaya yönelik şablon tabanlı bir yaklaşımı ve analog davranışı olaya dayalı bağlantılara enterpolasyona tabi tutmak için iki yöntemi açıklamaktadır: aşırı örnekleme ve özellik vektörleriyle olay odaklı modelleme (gerçek sayı modelleri).
Yazarlar, etkileyici sonuçlar veren yüksek hızlı bir bağlantı simülasyonu ve emülasyonunun uygulamasını göstermektedir. ADC'de Spice ve Verilog simülasyonu arasındaki karşılaştırma, sonuçlarda yakın benzerlik olduğunu ve büyüklük sıralarını daha hızlı çalıştırdığını gösteriyor. Emülasyona dayalı modelleme bu hıza daha da fazla büyüklük katıyor.
Paul'ün görüşü
Bu ay analog doğrulama dünyasına ve bunun dijital doğrulamayla "karışık sinyal" kesişimine yönelik büyük bir bağlam değişimi. Bu makale, bir emülatörde bile dijital simülasyona ayak uydurabilen ve bunu inanılmaz derecede iyi bir doğrulukla yapabilen analog devrelerin soyut modellerini oluşturmak için en son teknolojiyi güzel bir şekilde özetleyen prestijli bir dergide davet edilen bir makaledir.
Analog dünyada her şey düzgün ve genellikle salınımlıdır; amaçlanan giriş-çıkış davranışı genellikle ilk önce giriş/çıkış dalga formlarının frekans alanına dönüştürülmesiyle tanımlanır. Analog simülasyon için altın standart, garantili hata toleransları dahilinde bir devredeki tüm noktalardaki voltajlar için cihaz düzeyinde diferansiyel denklemleri yinelemeli olarak çözen Spice'tır. Spice, dijital simülasyonla karşılaştırıldığında binlerce kat daha yavaştır.
Hızlı soyut analog modeller oluşturmaya yönelik tipik yaklaşım, giriş dalga formunun ayrık zamanlı örneklemesini yapmak ve ardından bazı DSP benzeri mantık (örneğin ayrık zamanlı filtreler) kullanarak uygun ayrık zamanlı örneklenmiş çıkış dalga formunu oluşturmaktır. Bu ayrık zaman noktaları arasındaki sinyal değerleri, gerekirse doğrusal veya spline tabanlı enterpolasyon kullanılarak oluşturulabilir.
Yazarlar, bu dilden hem simüle edilebilir hem de taklit edilebilir modeller oluşturmak için zarif bir model oluşturma dili ve derleyici içeren eksiksiz bir açık kaynak çerçeve sunmaktadır. Spline tabanlı enterpolasyon ile uyarlanabilir bir zaman adımlı örnekleme yöntemi kullanıyorlar ve 16nm yüksek hızlı SERDES bağlantısı PHY üzerindeki çerçevelerini kullanarak güvenilir bir vaka çalışması üzerinde çalışıyorlar. Soyutlanmış modelleriyle Spice'tan dijital CPU tabanlı simülasyona geçmek 13,000 kat hızlanma sağlıyor. Modelleri bir FPGA'ye yerleştirmek, 300 kat daha hızlanma sağladı. Güzel.
Raúl'un görüşü
Karışık sinyalli SoC'lerin doğrulanması, diğer şeylerin yanı sıra zorlu bir iştir çünkü dijital parçaları doğrulamak için yeterli test vektörlerinin çalıştırılması (tipik olarak olay odaklı bir simülatör veya bir emülatör üzerinde), analog parçanın bir devre simülatörüyle simüle edilmesi için engelleyici sürelerle sonuçlanır. Çözüm analog davranış modellerinin oluşturulmasıdır. Bu ayın makalesi, bu modelleri oluşturmaya yönelik çeşitli yaklaşımları gözden geçiriyor ve yazarların AMS emülasyonu için ilk eksiksiz, açık kaynaklı çerçeve olduğuna inandıkları şeyi sunuyor. Bu, Solid-State Circuits Society'nin IEEE açık dergisine davet edilen bir makaledir ve bu kadar büyük pasajlar, analog tasarım ve doğrulama üzerine bir eğitim gibi okunabilir. Bu blogda daha önce yaptıklarımızdan oldukça farklı; okuyucunun tam olarak yararlanabilmesi için bazı analog bilgi birikimine ihtiyacı vardır (örneğin, Laplace alanı, z-dönüşümü, PLL, faz enterpolatörü, Nyquist oranları, titreşim, vb.).
Analog devrelerin fonksiyonel modelleri, farklı zamanlarda girişleri alır ve çıkışları üretir. Dalga formları parçalı sabit veya parçalı doğrusal fonksiyonlar, spline noktaları (bu yazıda kullanılan yaklaşım) veya karmaşık üstel fonksiyonların toplamları kullanılarak modellenebilir. Zaman, ayrık zamanlı (örneklenmiş veya aşırı örneklenmiş) veya parçalı doğrusal modelleme (burada kullanılmıştır) olarak modellenir. Devrelerin gerçek modelleri bir şablon kütüphanesinden bir araya getirilmiştir. Yazarlar tüm bunları aşağıdakilerden oluşan bir sistemde bir araya getirdi: 1) Sentezlenebilir AMS modelleri oluşturmak için kullanıcıların AMS bloklarını diferansiyel denklemler, ağ listeleri, transfer fonksiyonları veya anahtarlamalı sistemler olarak tanımlamalarına olanak tanıyan bir dizi fonksiyon sağlayan bir Python aracı. sabit veya kayan nokta ve 2) Emülasyon zaman adımını, emülasyon saat hızını ve test arayüzlerini yöneten ve EDA araçlarının yardımıyla FPGA emülasyon bit akışını oluşturan emülasyon altyapısı sağlayan FPGA kartlarının simülatör benzeri bir soyutlaması.
İşin püf noktası devre simülasyonunu kullanmak değil, devre modellerini fonksiyonel modellerle değiştirmektir. DragonPHY adı verilen yüksek hızlı bir bağlantı alıcısı için Verilog'un Spice simülasyonuna göre hızlandırılması 12,800x olup yeterli doğruluk sağlar. Ancak bu hızlanma bile saat kurtarma ve kanal eşitleme döngülerini simüle etmek, bit hata oranlarını (BER) test etmek için, çözülmesi 100,000'lerce döngü alabilen geri besleme döngüleriyle yeterli değildir. Modellerin sentezlenebilir ve emülasyona dahil edilebilecek şekilde değiştirilmesi, BER'in %5000 dahilinde hesaplanması için yeterli olan 7.5 kat daha fazla hız sağlar. Etkileyici!
Ayrıca Oku:
Yüksek Lisans Yoluyla İddia Sentezi. Doğrulamada Yenilik
Cadence Tensilica, LX Mimarisine Bir Sonraki Yükseltmeyi Döndürüyor
Performans, Güç, Alan ve Ölçeklenebilirlikte Çıkarım Verimliliği
Bu gönderiyi şu yolla paylaş:
- SEO Destekli İçerik ve Halkla İlişkiler Dağıtımı. Bugün Gücünüzü Artırın.
- PlatoData.Network Dikey Üretken Yapay Zeka. Kendine güç ver. Buradan Erişin.
- PlatoAiStream. Web3 Zekası. Bilgi Genişletildi. Buradan Erişin.
- PlatoESG. karbon, temiz teknoloji, Enerji, Çevre, Güneş, Atık Yönetimi. Buradan Erişin.
- PlatoSağlık. Biyoteknoloji ve Klinik Araştırmalar Zekası. Buradan Erişin.
- Kaynak: https://semiwiki.com/eda/336610-developing-effective-mixed-signal-models-innovation-in-verification/
