Dr Wei har varit VD och CTO för Easy-Logic sedan 2020. Innan denna roll var Dr Wei CTO sedan 2014 där han konstruerade kärnalgoritmen och verktygsstrukturen för EasyECO. Som VD fokuserar Dr Wei på att bygga en stark företagsinfrastruktur. I sin CTO-roll har han gränssnitt med strategiska ASIC-designkunder och leder fältstödsinsatserna för att sömlöst anpassa EasyECOs teknologi till framväxande industriella behov. Wei arbetade på Agate Logic som utvecklare av FPGA P&R-algoritmer innan han tog sin doktorsexamen.

Dr. Wei tog sin doktorsexamen i datateknik från det kinesiska universitetet i Hong Kong och både sina MS- och BS-grader i datavetenskap och teknologi från Tsinghua University.

Berätta om Easy-Logic

Easy-Logic grundades år 2014 av en grupp doktorander med deras handledare från det kinesiska universitetet i Hong Kong. Under skolan analyserade de EDA-lösningarna för ASIC-designindustrin och insåg att funktionella ECO-krav växte i en alarmerande takt, men EDA-industrin svarade inte på det.

De deltog i CAD-tävlingen för ICCAD International Conference med hjälp av de funktionella ECO-relaterade algoritmer som utvecklats i deras forskning, vann världsmästare 3 gånger i rad (2012-2014). Värt att nämna, 2012 var tävlingsämnet funktionell ECO från Cadence. Deras algoritm presterade dubbelt så bra jämfört med någon annan utmanares.

Med en stark kombination av erforderlig produktutvecklingsexpertis satte Easy-Logic sin kurs för att ge ASIC-projektteamen möjlighet att snabbt reagera på funktionella ECO:er till en väsentligt lägre total kostnad.

Efter att produkten EasyECO introducerades första gången 2018 överraskade positiva svar från designbranschen de unga entreprenörerna. Antalet kundutvärderingsförfrågningar överväldigade uppstarten och Easy-Logic blev snabbt en stigande stjärna i EDA-branschen. För närvarande sträcker sig kundbasen över Asien och Nordamerika, bland dem många av världens ledande halvledarleverantörer.

Vilka problem löser du?

Easy-Logic Technology är en lösningsleverantör för funktionella ECO-frågor i ASIC-designen.

Ett funktionellt ECO-krav uppstår när det finns en ändring i RTL-koden som fixar eller modifierar chipfunktionen. Funktionell ECO innebär att bara infoga en liten patch i den befintliga designen (dvs pre-layout, cellrouting eller till och med post-mask) för att se till att den logiska funktionen för patchad krets överensstämmer med reviderad RTL. Syftet är att snabbt implementera RTL-ändringen utan att snurra om hela designen.

Designteamet kan ta emot Functional ECO-förfrågningar när som helst i designprocessen.

Beroende på designstadiet, krusar den erforderliga RTL-ändringen genom designbegränsningar som flerklockor och designregler för låg effekt, kraven på DFT-testtäckning, fysiska begränsningar av layoutförändringar, så småningom metallförändringar och timing av stängningar. Det finns ingen tillförlitlig korrelation mellan komplexiteten i RTL-ändring och framgången med layout-ECO även om RTL-ändringen ser enkel ut, där ett ECO-fel innebär att projektet snurras om.

För närvarande behöver de flesta IC-designföretag fortfarande investera mycket manuellt arbete i funktionell ECO eftersom marknadsledande EDA-verktyg ännu inte är kapabla att effektivt hantera utmanande ECO-frågor. Varje designrevision som nämns ovan kräver en skicklig ingenjör för att slå ner problemet baserat på arten av RTL-ändringen och egenskaperna hos ASIC-designen.

Easylogic ECOs automatiska designflöde löser effektivt funktionella ECO-problem för designteam.

Vilka applikationsområden är dina starkaste?

Nästan alla ASIC-designer kräver funktionella ECO:er, men varje applikation har sina unika ECO-utmaningar. Lyckligtvis är EasylogicECO strukturerad för att hantera alla utmaningar.

Till exempel,

1. HPC har utmaningar när det gäller djup optimering som leder till större skillnader mellan netlist och RTL-struktur, vilket innebär större utmaningar för ECO-algoritmer.
2. AI-chips innehåller en betydande mängd aritmetisk logik, vilket kräver specialiserade algoritmer för aritmetisk logik ECO.
3. Fordonsområdet har utmaningar när det gäller att fixera kedjor av skanning eftersom testtäckning är avgörande.
4. Konsumentprodukter, såsom panelkontroller, har utmaningar att ta till sig efterföljande funktionella ECOs eftersom deras produkter måste vara mångsidiga och revideras ofta.

EasylogicECOs kärnoptimeringsalgoritm lägger grunden för alla allmänna optimeringar ovanpå den allmänna algoritmen. Algoritm utformad för varje specifikt tillämpningsscenario möjliggör identifiering och hantering av programutmaningen automatiskt.

Vad håller dina kunder vakna på natten?

Som tidigare nämnts finns det ingen garanti för framgången med funktionell ECO och varje misslyckat funktionellt ECO-jobb innebär en projektförsening från veckor till månader. Ju närmare tape-out-stadiet det kommer, desto större utmaningar för att nå framgång. En re-spin när designen är nära att tejpa ut kan till och med döda produkten, så det enorma trycket på framgången med ECO-uppgiften, inom kortast ECO-omloppstid, pressar ibland designers över kanten.

Funktionell ECO är aldrig ett enkelt jobb. Dess betydelse har blivit ett branschkonsensus, och ändå har stora EDA-företag fortfarande inte kunnat tillhandahålla några tillfredsställande lösningar. Den gnagande osäkerheten om ECO-uppgiften kan bli framgångsrik är extremt påfrestande.

Hur ser konkurrenslandskapet ut och hur skiljer man åt?

De flesta ASIC-designföretag måste fortfarande investera mycket arbetskraft i komplexa funktionella ECO-fall eftersom lösningarna från stora EDA-leverantörer inte kunde få jobbet gjort effektivt.

Easy-Logic är en nykomling i det funktionella ECO-landskapet. Easy-Logics flaggskeppsprodukt, EasylogicECO, använder patenterade optimeringsalgoritmer för att skapa en kombination av

1. Den minsta ECO-patchen
2. Det enklaste verktyget för att hantera komplexa fall
3. Det mest lämpliga verktygsflödet för att hantera djupet av ECO-designförändringar

Det skiljer EasylogicECO från andra lösningar.

Vilka nya funktioner arbetar du med? 

Funktionell ECO kräver ett komplett designflöde/verktygskedja. Efter Functional ECO, DFT ECO, PR ECO, Timing ECO, Metal ECO krävs också. För närvarande finns det ingen komplett lösning tillgänglig för alla dessa behov. Easy-Logic har åtagit sig att utveckla en verktygskedja för den kompletta funktionella ECO-processen, vilket gör det möjligt för kunder att enkelt navigera från en RTL-ändring till en GDS2-ändring.

Hur engagerar kunderna normalt Easy-Logic?

Det enklaste sättet är att skicka ett e-postmeddelande till Easy-Logic Customer Response Team via Kontakta oss formuläret på Easy-Logics webbplats. Easy-Logic-fältteamet kommer att kontakta avsändaren inom kort.

Nu när resan är öppen kommer Easy-Logic att dyka upp i många konferensevenemang, nästa är DAC 2023 i San Francisco. Boka gärna en tid innan evenemanget, eller kom helt enkelt förbi, för en detaljerad lösningsdiskussion.

Läs också:

Vd-intervju: Issam Nofal på IROC Technologies

Vd-intervju: Ravi Thummarukudy från Mobiveil

Utveckling av IoT-enheter med lägst effekt med Russell Mohn

Dela det här inlägget via:

• SEO-drivet innehåll och PR-distribution. Bli förstärkt idag.
• EVM Finans. Unified Interface for Decentralized Finance. Tillgång här.
• Quantum Media Group. IR/PR förstärkt. Tillgång här.
• PlatoAiStream. Web3 Data Intelligence. Kunskap förstärkt. Tillgång här.
• Källa: https://semiwiki.com/eda/330091-ceo-interview-dr-sean-wei-of-easy-logic/