Vid VLSI Technology Symposium presenterade Imec om Buried Power Rails (BPR) och Backside Power Delivery (BSPD) i en artikel med titeln: "Skalade FinFETs anslutna genom att använda båda wafersidorna för routing via nedgrävda kraftskenor". Jag fick nyligen en chans att intervjua en av författarna, Naoto Horiguchi, om verket. Jag har intervjuat Naoto flera gånger tidigare och presenterat tillsammans med honom på konferenser och jag tycker alltid om våra samtal, han är mycket kunnig och lätt att prata med.
Power Delivery är ett växande problem i framkant. Två nyckelfrågor som tas upp i detta arbete är:
- På metall 2-nivån finns kraft- och jordskenor i toppen och botten av vanliga logiska celler. Dessa skenor är bredare än routinglinjer för att minimera IR-fallet. Eftersom hälften av varje rad finns i standardcellen begränsar de breda linjerna cellskalningen. När vi går över till nanoark måste detta problem åtgärdas för att komma till celler med mindre än 6-spår.
- De övre metallskikten i en process är mycket breda och ger global ledning av ström, men med 16 eller fler metallskikt som blir vanliga, finns det en stor IR-dropp som för ner kraften genom kedjan av vias mellan varje metallskikt.
I detta arbete behandlas det första problemet med BPR, BPR ersätter breda tunna kraftskenor i metall 2, med höga-smala kraftskenor nedgrävda i underlaget. Denna teknik minskar det område som förloras vid cellgränserna och kan för nanoark möjliggöra en 5-spårs eller mindre cell.
Den andra biten är BSPD där den globala strömdirigeringen görs på baksidan av wafern och sedan dirigeras genom wafern med nano-Through Silicon Vias (nTSV). För att minimera IR-fallet måste wafern vara mycket tunn och effekten av extrem wafer-förtunning på enheterna utforskas i detta arbete.
Figur 1 sammanfattar scenarierna:
Figur 1. Power Delivery Scenarios.
Tillägget av BPR minskar det dynamiska IR-fallet med 26 % och tillägget av BSPD förbättrar IR-fallet med ytterligare 75 %, se figur 2.
Figur 2. Dynamiskt effektfall.
Statiskt IR-fall minskas med 23 % av BPR och ytterligare 95 % genom att lägga till BSPD, se figur 3.
Figur 3. Statiskt effektfall.
I tidigare BPR-arbete har Imec använt Ruthenium (Ru) för BPR-metallen men i detta arbete använde de Tungsten (W). Naoto sa att Ru kommer att behövas vid något tillfälle för att stödja ytterligare skalning, men i omfattningen av detta arbete var W bra och är en välkänd metall i tillverkning med väldefinierade rengöringar.
I figur 4 visas tvärsnitt av den resulterande strukturen och anslutningarna. Vad jag tycker är fantastiskt i det här arbetet är hur otroligt tunn skivan är på mindre än en mikron. Detta möjliggör lågt motstånd för nTSV.
Figur 4. Tvärsnitt och anordningsanslutningar.
I figur 5 illustreras processen för BPR och BSPD.
Figur 5. BPR- och BSPD-process.
Några kommentarer om processflödet:
- En epitaxiell process används för att avsätta ett kisel-germanium (SiGe) skikt som används som ett ets-stoppskikt och sedan ovanpå det bildas kiselanordningsskiktet.
- W BPR bildas i skivan.
- Enheterna är tillverkade.
- Skivan är bunden till en bärarskiva.
- Bakgrundsmalning följt av en våtetsning som stoppar på SiGe-skikten används för att tunna ut skivan.
- nTSVs bildas.
- BSPD bildas.
- Skivan glödgas för att återställa prestanda.
Jag frågade Naoto om materialet som används för att binda ihop skivorna eftersom BSPD-temperaturerna sannolikt är för höga för de flesta tillfälliga bindningsmaterial. Han sa att ett kemiskt ångavsatt (CVD) dielektrikum används. Detta är baserat på att skivorna inte separeras efter processen, vilket innebär att signallinjer måste dras in från baksidan tillsammans med ström.
Författarna noterar: en annan fråga som jag nyligen tittade på är hur du justerar nTSV exakt mot framsidan så att de landar på BPR. Jag hade ett samtal med en kontakt på ASML och de sa att med denna tunna skiva kan aligners "se" framsidans inriktningsmärken genom wafern. Det finns vissa förvrängningsproblem, men de är hanterbara. Långsiktigt finns det ett intresse för att landa nTSV direkt på source/drains och det kommer att kräva mer arbete med uppriktningsnoggrannhet.
Huvuddelen av detta arbete var att utvärdera enhetens prestanda och effekterna av extrem wafer-förtunning på enheterna. Naoto sa i vissa tester att de tunnade ut wafers tills de träffade den grunda dikets isolering och att de fortfarande fick bra enhetsprestanda efter glödgning av wafern.
Författare noterar att både Intel och TSMC har tillkännagivit BSPD för 2nm generationsprocesser, vilket helt klart är en framväxande teknologi.
Jag sa till Naoto att min uppfattning är att företag är tveksamma till att implementera BPR eftersom de måste bädda in metaller i wafern innan enheten bildas. Intel har meddelat sin BSPD med TSV:s de kallar PowerVia, de använder inte BPR åtminstone för sin 20A och 18A process. TSMC är mindre tydligt för mig, men jag tror att de också undviker BPR. Naoto sa att han trodde att det inte skulle användas i första generationens BSPD men borde övervägas för ytterligare skalning.
Detta papper täckte inte detta, men BSPD erbjuder också möjligheten att lägga till mer funktionalitet på baksidan av wafern såsom ESD-enheter, MIM-kondensatorer, etc.
Sammanfattningsvis har Imec visat att BPR och BSPD kan ta itu med IR-fallproblemet med kraftleverans utan att försämra enheter. Detta är viktigt arbete för fortsatt logisk skalning.
Läs också:
Den förlorade möjligheten för 450 mm
Dela det här inlägget via:
