Logo Zephyrnet

Weryfikacja sprzętowych CWE w projektach RTL generowanych przez GenAI

Data:

Badacze z Infineon Technologies opublikowali nowy artykuł techniczny zatytułowany „All Artificial, Less Intelligence: GenAI Through the Lens of Formal Verification”.

Abstrakcyjny
„Nowoczesne projekty sprzętu stają się coraz bardziej wydajne i złożone. Jednakże często są one podatne na wspólne wyliczenia słabych stron (CWE). Artykuł ten koncentruje się na formalnej weryfikacji CWE w zbiorze danych projektów sprzętu zapisanych w SystemVerilog z Regenerative Artificial Intelligence (AI) obsługiwanej przez Large Language Models (LLM). Zastosowaliśmy formalną weryfikację, aby sklasyfikować każdy projekt sprzętu jako podatny na ataki lub wolny od CWE. Ten zestaw danych został wygenerowany przez 4 różne LLM i zawiera unikalny zestaw projektów dla każdego z 10 CWE, na które skupiamy się w naszym artykule. Powiązaliśmy zidentyfikowane luki z numerami CWE dla zbioru danych zawierającego 60,000 60 wygenerowanych kodów poziomu transferu rejestru SystemVerilog (RTL). Stwierdzono również, że większość LLM nie wie o żadnych sprzętowych CWE; dlatego zwykle nie są one brane pod uwagę podczas generowania kodu sprzętowego. Nasze badanie pokazuje, że około XNUMX% projektów sprzętu generowanych przez LLM jest podatnych na CWE, co stwarza potencjalne ryzyko dla bezpieczeństwa. Zbiór danych może być idealny do szkolenia algorytmów LLM i uczenia maszynowego (ML), aby powstrzymać się od generowania projektów sprzętu podatnego na CWE”.

Znajdź techniczne papier tutaj. Opublikowano w marcu 2024 r.

Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov i Fabio Cappellini. „Wszystko sztuczne, mniej inteligencji: GenAI przez pryzmat formalnej weryfikacji”. (2024).arXiv:2403.16750v1

spot_img

Najnowsza inteligencja

spot_img