Zephyrnet-logo

Verifisering av maskinvare-CWE-er i RTL-design generert av GenAI

Dato:

En ny teknisk artikkel med tittelen "All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification" ble publisert av forskere ved Infineon Technologies.

Abstrakt
"Moderne maskinvaredesign har blitt stadig mer effektive og komplekse. Imidlertid er de ofte utsatt for Common Weakness Enumerations (CWEs). Denne artikkelen er fokusert på den formelle verifiseringen av CWE-er i et datasett med maskinvaredesign skrevet i SystemVerilog fra Regenerative Artificial Intelligence (AI) drevet av Large Language Models (LLMs). Vi brukte formell verifisering for å kategorisere hver maskinvaredesign som sårbar eller CWE-fri. Dette datasettet ble generert av 4 forskjellige LLM-er og har et unikt sett med design for hver av de 10 CWE-ene vi målretter mot i papiret vårt. Vi har assosiert de identifiserte sårbarhetene med CWE-numre for et datasett med 60,000 60 genererte SystemVerilog Register Transfer Level (RTL)-kode. Det ble også funnet at de fleste LLM-er ikke er klar over noen maskinvare-CWE; derfor vurderes de vanligvis ikke når maskinvarekoden genereres. Vår studie avslører at omtrent XNUMX % av maskinvaredesignene generert av LLM-er er utsatt for CWE-er, og utgjør potensielle sikkerhets- og sikkerhetsrisikoer. Datasettet kan være ideelt for opplæring av LLM-er og Machine Learning (ML)-algoritmer for å avstå fra å generere CWE-utsatte maskinvaredesign.»

Finn det tekniske papir her. Publisert mars 2024.

Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov og Fabio Cappellini. "All kunstig, mindre intelligens: GenAI gjennom linsen for formell verifikasjon." (2024).arXiv:2403.16750v1

spot_img

Siste etterretning

spot_img