Transistorschaling bereikt een kantelpunt bij 3 nm, waar nanosheet-FET's waarschijnlijk finFET's zullen vervangen om te voldoen aan de doelstellingen voor prestaties, vermogen, oppervlakte en kosten (PPAC). Een belangrijke architecturale verandering wordt op dezelfde manier geëvalueerd voor koperen interconnects op 2nm, een beweging die de manier waarop stroom wordt geleverd aan transistors opnieuw zou configureren.
Deze benadering is gebaseerd op zogenaamde begraven stroomrails (BPR's) en stroomdistributie aan de achterkant, waarbij de verbindingen aan de voorkant de signalen overlaten. Intel heeft aangekondigd dat het zijn PowerVia-structuur zal gebruiken op de 20Å-generatie (2nm-equivalent), en andere chipfabrikanten evalueren vergelijkbare schema's.
Chipmakers zullen waarschijnlijk ook koper op sommige niveaus vervangen door ruthenium of molybdeen zodra de 2nm-knoop. Andere, meer bescheiden veranderingen zullen de koper-damasceenverbindingen uitbreiden met behulp van lage weerstand via processen, alternatieve voeringen en volledig uitgelijnd via benaderingen.
Veel van de optimalisatie vindt plaats rond de zwakke schakels in de keten - het contact (metaal 0), metaal 1 en via's, waar RC-vertragingen de chip waarschijnlijk vertragen. "Want via vulling kan conforme afzetting van barrière, zaad en via metaal worden verdrongen door barrièreloze afzetting en bottom-up vulling van kobalt, en misschien zelfs ruthenium," zei Ajit Paranjpe, CTO van Veeco.
Interconnect-uitdagingen beginnen bij lithografie, waar EUV wordt gebruikt bij het hele 5nm-proces, wat aanzienlijk bijdraagt aan de kosten.
EUV- en BEOL-patronen
Slechts een handvol maskerniveaus vereisen EUV-lithografie op het 7nm-knooppunt, maar dit verandert in tussen 15 en 18 niveaus op 5nm (ongeveer 30nm metaalpitch). In de lithografie is er een toenemende bezorgdheid over edge-placement errors (EPE's) als gevolg van onnauwkeurig uitgelijnde kenmerken. Robert Socha, en ASML collega, benadrukte de noodzaak om de bijdragers aan EPE's op het 5nm-knooppunt te controleren en te verminderen. Een cruciale factor zijn overlay-fouten, met een overlay-budget van slechts 2.5 nm (5 siliciumatomen breed) op het 5nm-knooppunt.
"We hebben gezien dat het overlay-element van het EPE-budget het snelst krimpt met een grotere variatie binnen het veld", zegt Andrew Cross, directeur procescontroleoplossingen bij KL. "Dit leidt tot hogere optische overlay-sampling, verbeterde overlay-meettechnieken en gebruik van SEM-gebaseerde overlay-metingen na de ontwikkeling van resist en na het etsen, wat synergie vereist tussen optische en op e-beam gebaseerde tools."
Via optimalisatie
Een belangrijke strategie bij het uitbreiden van de kopertechnologie omvat het elimineren van het barrièremetaal, TaN, bij de koper via de bodem. Een manier waarop dit kan worden bereikt, is door selectief een zelf-geassembleerde monolaag (SAM) film af te zetten, het TaN af te zetten door atoomlaagafzetting (ALD) langs de zijwanden en uiteindelijk de SAM te verwijderen en te vullen met koper. Bij IITC beschreef TEL een dergelijk proces met behulp van dubbele damascene-integratie [1] en het vergelijken van twee zelf-geassembleerde monolagen (A en B). Na TaN-barrière ALD werden de SAM's verdampt, gevolgd door stroomloze depositie van koper (ELD) in de via (zie figuur 1). Na via voorvulling werd een rutheniumvoering door CVD op de zijwanden van de sleuf afgezet, gevolgd door met koper geïoniseerde PVD-vulling. Met SAM B vertoonden de resultaten geen Ta (EDX) op de via-bodem. Een belangrijk aspect van elke SAM is dat deze bestand is tegen de procestemperatuur van ALD, die rond de 350 ° C ligt.
Chipmakers kijken steeds vaker naar SAM-processen, hetzij door CVD of spin-coat, als cruciaal voor het verminderen van de algehele weerstand en het uitbreiden van koper-damasceenprocessen naar het 2nm-knooppunt.
Een andere strategie die het volume van barrièremetaal (TaN) aan de via-bodem vermindert, omvat een overgang van PVD TaN naar ALD TaN, die meer conform is en resulteert in een dunnere, meer continue film. ALD TaN zal naar verwachting op grote schaal worden geïmplementeerd op het 5nm-knooppunt, misschien met SAM-processen.
Fig. 1: In dit zelf-geassembleerde monolaag (SAM)-proces maskeert een film de via-bodem tijdens ALD van de barrière en het koperzaad. De SAM wordt vervolgens verwijderd door verdamping bij 325 °C, gevolgd door kopervulling. Bron: TEL/IITC
Volledig uitgelijnde via's, selectieve depositie
Het idee achter volledig uitgelijnde via's (FAV's) is om de impact van randplaatsingsfouten tussen via's en lijnen te verminderen, wat leidt tot apparaatstoringen en betrouwbaarheidsproblemen op de lange termijn. Sinds het 32nm-knooppunt gebruiken chipmakers zelf-uitgelijnde methoden met behulp van TiN-harde maskers om interconnects uit te lijnen met het onderstaande niveau. Bij volledig uitgelijnde via's worden de via onder en boven geregistreerd. Er zijn twee methoden om FAV's te bereiken, door wat koper uit de onderstaande lijnen te etsen en vervolgens de via in een patroon te brengen en af te zetten, of door selectief een diëlektrische film op het low-k-diëlektricum af te zetten, gevolgd door via-patroonvorming.
Ingenieurs van IBM en Lam Research gepresenteerd, een volledig uitgelijnde benadering maakt gebruik van selectieve diëlektrische depositie in een vereenvoudigd algemeen proces [2]. Volgens de groep kan FAV-integratie een 70% lagere weerstand en een 30% toename van het via-contactgebied mogelijk maken, terwijl de betrouwbaarheid van de via-to-line behouden blijft (zie figuur 2). Met behulp van 32nm-pitch teststructuren van koper en low-k diëlektricum (SiCOH), gebruikte het team een natte chemie om het koper, de voering en de barrière te verzinken.
"[De uitsparing etch], in combinatie met een ets-selectieve diëlektrische dop, fungeert als een via-geleidingspatroon, waardoor overlay en kritische dimensie (CD) veroorzaakte randplaatsingsfouten worden verminderd", aldus IBM. Een selectieve aluminiumoxidefilm werd door CVD op de low-k afgezet en werkt als een gedeeltelijke etsstop. De sleutel tot het succes van het proces is een hoge selectiviteit met beperkte laterale overgroei van diëlektrische film en geen afname of variatie in weerstand in vergelijking met het standaard FAV-proces. IBM verklaarde dat een ander voordeel de lagere aspectverhouding van de metalen lijnen is (omdat de uitsparing ondiep is), wat het vullen met koper vergemakkelijkt.
Op dit moment is het onduidelijk hoe populair volledig op elkaar afgestemde benaderingen zullen worden. "De vraag is in welke vorm - op welke niveaus en op welke toonhoogte (volledig uitgelijnde via's) nodig zijn?" vraagt Zsolt Tokei, een imec-collega. Hij merkte op dat, hoewel zowel de benaderingen met uitsparingen als selectieve depositie hun voor- en nadelen hebben, het belangrijkste probleem defectiviteit is en de opbrengst van nieuwe processen opdrijft. Maar toch, met de steeds kleinere EPE-tolerantie op de 3nm- en 2nm-knooppunten, zullen benaderingen zoals FAV waarschijnlijk aantrekkelijker worden.
Fig. 2: Een selectief depositieproces werd gebruikt om een volledig uitgelijnde via op twee niveaus te fabriceren voor een 5nm-knooppunt. Bron: IBM/IITC
Selectieve depositie, ook wel area-selectieve depositie (ASS) genoemd, bestaat al tientallen jaren, maar heeft pas de laatste jaren de stap gemaakt van lab naar fab. Voor ASD bleek de "killer-app" de afzetting van kobaltkappen op koperleidingen te zijn, wat een superieure controle van elektromigratie mogelijk maakt ten opzichte van traditionele siliciumnitride-kappen. Die techniek werd door sommige bedrijven op het 10nm-knooppunt overgenomen. Samen met een kobaltvoering onder het koper (voeringen worden ook wel nucleatielagen of lijmlagen genoemd omdat ze metaalhechting mogelijk maken), kobalt omhult het koper in dit schema.
Selectieve ALD-processen presteren het best wanneer het doel is om metaal op metaal of diëlektricum op diëlektricum af te zetten. Afhankelijk van de leverancier van de apparatuur kunnen verschillende chemische mechanismen worden gebruikt om de afzetting selectief te houden en afzetting te voorkomen waar dit niet gewenst is. Voor contactmetallisatie kan selectieve wolfraamafzetting de weerstand mogelijk drastisch verminderen door verbeterde vulling en mogelijk de TiN-barrière volledig te elimineren (zie figuur 3). Door het elimineren van zijwandbarrières en voeringen, zorgt selectief wolfraam ook voor een schone metaal-op-metaal-interface voor een lagere algehele weerstand. Volgens Toegepaste Materialen, is een weerstandsvermindering van 40% mogelijk.
Afb. 3: Selectieve vulling met wolfraam van onderaf biedt een pad om barrière- en voeringlagen te elimineren, waardoor het contact en de weerstand worden verbeterd. Bron: Toegepaste materialen
Kobalt en wolfraam
Tot het 14nm- of 10nm-technologieknooppunt bleef wolfraam de steunpilaar voor het maken van elektrisch contact met de metaal/polysiliciumpoort en de source- en drain-silicidegebieden op transistors. In de afgelopen jaren werden kobaltcontacten aangenomen met een dunne TiN-barrière. Evenzo in lijnen of via's resulteert de dunnere barrière, samen met het kortere gemiddelde vrije pad van kobalt (10 nm versus 39 nm voor koper), in een lagere soortelijke weerstand in kleine draden (met een langer elektronenpad verhoogt verstrooiing de nettoweerstand).
Intel was het eerste bedrijf dat kobalt gebruikte bij de productie op contactniveau, en inderdaad, de integratieproblemen met kobalt kunnen een gedeeltelijke oorzaak zijn geweest van problemen met Intel's 10nm-vertragingen. Desalniettemin hebben verschillende chipmakers de overstap gemaakt naar het gebruik van kobalt in productieprocessen voor contacten, maar ook als voering- en afdekmateriaal in koperen interconnects.
Het voeringmetaal heeft een kritische invloed op de vulkwaliteit van het koper in geschaalde verbindingslijnen. In een uitgenodigde presentatie op IITC demonstreerde IBM verbeterde elektromigratieprestaties met behulp van een nieuwe voering, met kobalt gedoteerd ruthenium door CVD [3], in vergelijking met CVD-kobalt- en CVD-rutheniumvoeringen in metalen structuren van 36 nm. IBM stelde vast dat de nieuwe voering een betere EM-weerstand geeft omdat het kobalt in de rutheniumvoering de diffusie langs de korrelgrenzen onderdrukt, veroorzaakt door de kobaltkap op koper. PVD-koper met terugvloeiing bij lage temperaturen (250°C) wordt mainstream voor dichte verbindingen, terwijl stroomloos koper of ECD wereldwijd worden gebruikt.
Het volgende metaal: Ru of Mo?
Het lijkt erop dat op het 1nm-knooppunt (20nm metaalpitch), een verandering van koper naar een alternatief metaal - ruthenium of molybdeen - noodzakelijk zal worden, althans voor sommige niveaus. Interessant is dat zowel molybdeen als ruthenium worden onderzocht als woordlijnvervangingen voor wolfraam in 3D NAND-flashtransistors.
Voor de keuze van de industrie om koper te vervangen, is weerstand bij geschaalde kenmerken de belangrijkste maatstaf. Ook van cruciaal belang is EM-weerstand, die is gekoppeld aan betrouwbaarheid op lange termijn. Een groot deel van het voordeel van ruthenium, molybdeen en kobalt is het potentieel om voeringen te elimineren, waardoor meer greppels of via volume door het hoofdmetaal ingenomen kunnen worden. Reflow of laser gloeien kan worden gebruikt om de korrelgrootte te maximaliseren.
“Voor metalen leidingen is ruthenium een waarschijnlijke vervanging. Terwijl de bulkweerstand van ruthenium 7 µohm-cm is, is de effectieve soortelijke weerstand van een 20 nm rutheniumfilm afgezet met traditioneel sputteren >11 µohm-cm”, zegt Paranjpe van Veeco. "Dus worden alternatieve methoden onderzocht, zoals ionenbundeldepositie, die meer controle biedt over de kristallijne textuur en korrelgrootte."
Ruthenium is aantrekkelijk als een verbinding van de volgende generatie vanwege de lage soortelijke weerstand, het hoge smeltpunt, de weerstand tegen aantasting door zuren en het extreem lage corrosiepotentieel.
Voorlopers van molybdeen daarentegen zijn een orde van grootte goedkoper dan ruthenium. Geen van beide zal waarschijnlijk nodig zijn vóór het 2nm-knooppunt.
"Molybdeen is zeker goedkoper, dus als je een fantastische manager bent, zul je gelukkiger zijn", zegt Tokei van Imec. "Maar als je een ingenieur bent, moet je alle gegevens beschikbaar hebben om een beslissing te nemen tussen materialen, en we hebben nog geen volledige dataset."
Fig. 4: Door een rail te bouwen van het isolatiegebied van de transistor door de siliciumwafer, wordt de vermogensafgifte van de transistor (achterzijde) gescheiden van de signaalafgifte (voorzijde). Bron: imec
Begraven stroomrails
De combinatie van BPR en backside power distribution (BPD) neemt in wezen stroom- en aardingsdraden, die voorheen door de gehele multi-level metalen verbinding werden geleid, en geeft deze een speciaal netwerk op de achterkant van de wafer (zie figuur 4). Dit vermindert de spanningsval (IR).
"In conventionele interconnect moet je op metaal 0 en metaal 1 optimaliseren voor zowel stroom als signalen, dus de stroom drijft een lange verbinding aan en het signaal stuurt een dunne verbinding aan. Je krijgt een afweging, die voor beide niet optimaal is”, legt Tokei uit. "Door de stroom naar de achterkant te leiden, zullen daar lange, relatief brede verbindingen zijn, en je blijft met signaal en klok aan de voorkant achter met relatief dunne, resistieve lijnen, en je krijgt aanzienlijk meer routemogelijkheden." Hij merkt op dat voor deze nieuwe constructies de warmtehuishouding zorgvuldig wordt geëvalueerd.
Er zijn veel uitdagingen met betrekking tot BPR's en BPD's, waaronder het bouwen van de begraven stroomrail, hoe het stroomdistributienetwerk op de stroomrail moet worden aangesloten en hoe de stroom van de stroomrail naar de transistor moet worden overgedragen. Deze beslissingen zullen bepalend zijn voor de integratieschema's en de uiteindelijke machts- en schaalwinst.
Mehul Naik, directeur van de ontwikkeling van geavanceerde producttechnologie bij Applied Materials, zei dat de fabricage-uitdagingen zullen variëren, afhankelijk van het schema, en kunnen metalen vullingen met een hoge beeldverhouding, metaal- en diëlektrische keuzes omvatten, en het dunner worden van wafels door middel van slijpen aan de achterkant en CMP, onder andere.
Intel heeft aangekondigd dat het zijn PowerVia zal gebruiken op de 20Å-generatie (2nm), die het in 2024 in grote hoeveelheden wil produceren. Semiconductor Engineering besprak PowerVia met Ann Kelleher van Intel, senior vice-president en algemeen manager technologieontwikkeling, en vroeg hoe het verschilde van andere benaderingen in ontwikkeling. "Begraven stroomrail, op het hoogste niveau, is hetzelfde algemene thema", zei Kelleher. “Het verschilt echter in de manier waarop het wordt bereikt. We leveren de stroom van de achterkant van de wafer naar de transistor. Buried Power Rail haalt het in feite van de voorkant, dus je hebt een andere architectuur om dat te bereiken. Het is het belangrijkste verschil.”
Met name Intel's PowerVia lijkt verbinding te maken met de contacten, terwijl de stroomrail van Imec is ingebed in de STI (ondiepe sleufisolatie).
David Fried, vice-president van computationele producten bij Lam Research, vergelijkt de ondergrondse stroomrailbenadering met een kelder in een huis. "Als je een kelder-analogie gebruikt, moet er aan elke kant een trappenhuis zijn", zei hij. “Je hebt nu de mogelijkheid om de items op de begane grond van beide kanten te benaderen in plaats van slechts één. Dit kan een geheel nieuwe ontwerpdimensie openen wanneer u de transistors van onderaf of van bovenaf kunt bereiken. Het is een enorme verandering.”
Hoewel deze verschuiving naar het bouwen van toegang tot transistors aan de voor- en achterkant van de wafer veel proces- en ontwerpinnovaties vereist, bouwt het feit dat backside power nog steeds een vlakke constructie van niveau tot niveau zou hebben voort op bestaande industriële knowhow.
"Dit is een van de technologieën waar ik redelijk optimistisch over ben", zegt Fried. “Het zijn de innovaties die moeilijk en veelzijdig zijn, maar in de kern zijn ze bewezen. Dus een begraven stroomrail is gewoon een ander tweedimensionaal niveau op een driedimensionale stroom. Het is nog steeds een vlakke verwerking, dus het vertoont gelijkenis met alles wat we al doen. Het in elkaar zetten en het laten werken is heel, heel moeilijk, maar in de kern is het niet zo revolutionair als sommige andere opties.”
Procesinnovaties in metallisatie, diëlektrica en CMP zijn vereist. “Als je de stroomrail neemt en op het apparaat aansluit, hoe zorg je dan dat de interfaces schoon genoeg zijn en hoe verminder je stroomverliezen bij die overdracht? Voorreiniging en integratie met holtevrije metalen met een lage soortelijke weerstand zullen erg belangrijk zijn”, zei Naik van Applied Materials. "Diëlektrica van hoge kwaliteit met een lager thermisch budget (-400 ° C) zijn vereist, omdat deze processen plaatsvinden nadat het apparaat aan de voorkant, inclusief metallisatie, is gefabriceerd."
Een andere sleutel is CMP. Voor het dunner worden van wafels, wordt het slijpen van de wafel aan de achterkant gevolgd door CMP om de wafel van het apparaat te verdunnen. "Vanuit het perspectief van de opbrengst is het de taak van CMP om ervoor te zorgen dat alle inkomende niet-uniformiteit wordt beheerd om de gewenste globale wafeldikte-uniformiteit te bereiken bij een lage defectiviteit", aldus Naik.
Vanuit het oogpunt van het dunner worden van de wafels zorgen zowel multi-chip stacking voor HBM-geheugen als nu backside power delivery voor logica ervoor dat het dunner wordt tot 10 micron, maar er is een enorme interesse om dunner te worden. “Stacken met hoge dichtheid drijft deze behoefte aan en ontwerpers willen nog dunner silicium dan wat momenteel beschikbaar is. Vanaf het moment dat er iets nodig is, zullen technologen de capaciteit uitbreiden en dat is wat er gebeurt met chipstapeling”, aldus Tokei.
Conclusie
Chipmakers evalueren veel procesveranderingen voor 5nm en verder, inclusief via weerstandsoptimalisatie, volledig uitgelijnde via's, kobaltkappen en contacten, en het scheiden van stroom- en signaallijnen om overbelaste verbindingslagen vrij te maken. De halfgeleiderindustrie staat altijd meer open voor geleidelijke procesaanpassingen dan voor grote materiële en structurele veranderingen, waar mogelijk.
Nieuwe voeringen die de betrouwbaarheid vergroten, de barrière verwijderen van via-bodems en volledig uitgelijnde via's, lijken oplossingen mogelijk te maken. Ingenieurs beginnen de uitdagingen rond stroomrails en backside-verwerking op te lossen. Selectieve depositie is in de maak voor kobaltkappen en zal in de toekomst waarschijnlijk worden geaccepteerd in aanvullende toepassingen.
Referenties
- H. Kawasaki, et.al., "Geavanceerde damascene-integratie met behulp van selectieve afzetting van barrièremetaal met Self Assemble Monolayer", IEEE International Interconnect Technology Conference (IITC), 2021.
- SV Nguyen, et.al., "Selectieve depositie van AlOx voor volledig uitgelijnde via in nano Cu-interconnecties", IEEE IITC, 2021.
- K. Motoyama, "EM-prestatieverbetering voor Cu-interconnects met op Ru-gebaseerde voering en Co-cap in geavanceerde knooppunten", IEEE IITC, 2021.
Verwante Verhalen
Binnen de ambitieuze roadmap van Intel
Vijf procesknooppunten in vier jaar, EUV met hoge NA, 3D-IC's, chiplets, hybride binding en meer.
De 2nm-barrière doorbreken
Er zijn nieuwe verbindingen en processen nodig om de volgende procesknooppunten te bereiken.
De post Uitbreiding van koperverbindingen naar 2nm verscheen eerst op Semiconductor Engineering.
