និមិត្តសញ្ញា Zephyrnet

ការផ្ទៀងផ្ទាត់ Hardware CWEs នៅក្នុង RTL Designs បង្កើតឡើងដោយ GenAI

កាលបរិច្ឆេទ:

ឯកសារបច្ចេកទេសថ្មីមួយដែលមានចំណងជើងថា "All Artificial, Less Intelligence: GenAI តាមរយៈ Lens of Formal Verification" ត្រូវបានបោះពុម្ពដោយអ្នកស្រាវជ្រាវនៅ Infineon Technologies ។

អរូបី
“ការរចនាផ្នែករឹងទំនើបបានរីកចម្រើនកាន់តែមានប្រសិទ្ធភាព និងស្មុគស្មាញ។ ទោះជាយ៉ាងណាក៏ដោយ ពួកវាច្រើនតែងាយនឹងរងការបូកសរុបភាពទន់ខ្សោយទូទៅ (CWEs)។ ក្រដាសនេះត្រូវបានផ្តោតលើការផ្ទៀងផ្ទាត់ជាផ្លូវការនៃ CWEs នៅក្នុងសំណុំទិន្នន័យនៃការរចនាផ្នែករឹងដែលបានសរសេរនៅក្នុង SystemVerilog ពី Regenerative Artificial Intelligence (AI) ដែលដំណើរការដោយ Large Language Models (LLMs)។ យើងបានអនុវត្តការផ្ទៀងផ្ទាត់ជាផ្លូវការដើម្បីចាត់ថ្នាក់ការរចនាផ្នែករឹងនីមួយៗថាងាយរងគ្រោះ ឬមិនមាន CWE ។ សំណុំទិន្នន័យនេះត្រូវបានបង្កើតឡើងដោយ LLMs ចំនួន 4 ផ្សេងគ្នា និងមានការរចនាប្លែកៗសម្រាប់ CWE នីមួយៗ 10 ដែលយើងកំណត់គោលដៅនៅក្នុងក្រដាសរបស់យើង។ យើងបានភ្ជាប់ភាពងាយរងគ្រោះដែលបានកំណត់អត្តសញ្ញាណជាមួយនឹងលេខ CWE សម្រាប់សំណុំទិន្នន័យនៃលេខកូដ SystemVerilog Register Transfer Level (RTL) ដែលបានបង្កើតចំនួន 60,000 ។ វាត្រូវបានគេរកឃើញផងដែរថា LLMs ភាគច្រើនមិនបានដឹងពី CWEs ផ្នែករឹងណាមួយទេ។ ដូច្នេះជាធម្មតា ពួកវាមិនត្រូវបានពិចារណានៅពេលបង្កើតកូដផ្នែករឹង។ ការសិក្សារបស់យើងបង្ហាញថាប្រហែល 60% នៃការរចនាផ្នែករឹងដែលបង្កើតឡើងដោយ LLMs ងាយនឹង CWEs ដែលបង្កហានិភ័យសុវត្ថិភាព និងសុវត្ថិភាពដែលអាចកើតមាន។ សំណុំទិន្នន័យអាចល្អសម្រាប់បណ្ដុះបណ្ដាល LLMs និង Machine Learning (ML) algorithms ដើម្បីជៀសវាងពីការបង្កើតការរចនាផ្នែករឹងដែលងាយនឹង CWE ។

ស្វែងរកបច្ចេកទេស ក្រដាសនៅទីនេះ. ចេញផ្សាយខែមីនា ឆ្នាំ 2024 ។

Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov និង Fabio Cappellini ។ "រាល់សិប្បនិម្មិត ភាពវៃឆ្លាតតិច៖ GenAI តាមរយៈកញ្ចក់នៃការផ្ទៀងផ្ទាត់ជាផ្លូវការ។" (2024).arXiv:2403.16750v1

spot_img

បញ្ញាចុងក្រោយ

spot_img