Un nuovo documento tecnico intitolato “Tutta artificiale, meno intelligenza: GenAI attraverso la lente della verifica formale” è stato pubblicato dai ricercatori di Infineon Technologies.
Astratto
“I progetti hardware moderni sono diventati sempre più efficienti e complessi. Tuttavia, sono spesso suscettibili alle Common Weakness Enumerations (CWE). Questo articolo si concentra sulla verifica formale dei CWE in un set di dati di progetti hardware scritti in SystemVerilog da Regenerative Artificial Intelligence (AI) alimentati da Large Language Models (LLM). Abbiamo applicato una verifica formale per classificare ciascun progetto hardware come vulnerabile o privo di CWE. Questo set di dati è stato generato da 4 diversi LLM e presenta una serie unica di progetti per ciascuno dei 10 CWE a cui ci rivolgiamo nel nostro articolo. Abbiamo associato le vulnerabilità identificate ai numeri CWE per un set di dati di 60,000 codici SystemVerilog Register Transfer Level (RTL) generati. È stato inoltre riscontrato che la maggior parte degli LLM non è a conoscenza di alcun CWE hardware; quindi solitamente non vengono considerati durante la generazione del codice hardware. Il nostro studio rivela che circa il 60% dei progetti hardware generati dai LLM sono soggetti a CWE, ponendo potenziali rischi per la sicurezza. Il set di dati potrebbe essere ideale per addestrare gli algoritmi LLM e Machine Learning (ML) ad astenersi dal generare progetti hardware inclini al CWE”.
Trova il tecnico carta qui. Pubblicato marzo 2024.
Gadde, Deepak Narayan, Aman Kumar, Thomas Nalapat, Evgenii Rezunov e Fabio Cappellini. “Tutto artificiale, meno intelligenza: GenAI attraverso la lente della verifica formale”. (2024).arXiv:2403.16750v1
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- Fonte: https://semiengineering.com/verifying-hardware-cwes-in-rtl-designs-generated-by-genai/
