L'industria dei chip sta facendo progressi nella standardizzazione dell'infrastruttura per i chiplet, ponendo le basi per un'integrazione più rapida e prevedibile di diverse funzioni e caratteristiche di diversi fornitori.

La possibilità di scegliere da un menu di piccoli chip altamente specializzati e di combinarli per applicazioni e casi d'uso specifici è all'orizzonte da più di un decennio. Ma l'idea di integrare l'hard IP in un pacchetto ha davvero iniziato a prendere piede dopo la fine dell'International Technology Roadmap for Semiconductors nel 2016. Da allora, i produttori di chip hanno esaminato una varietà di opzioni diverse per integrare il ridimensionamento, che è diventato sempre più costoso ad ogni nuovo nodo inferiore a 22 nm.

I chiplet sono emersi come un modo per estendere la legge di Moore o eluderla del tutto, a seconda dell'applicazione. In ogni caso, la recente introduzione della specifica 1.0 Universal Chiplet Interconnect Express (UCIe) è una tecnologia abilitante, che fornisce un modo standard per collegare insieme questi chiplet con funzionalità/funzioni limitate in un pacchetto semi-personalizzato.

UCIe segue un approccio simile a quello di Peripheral Component Interconnect Express (PCIe), un'interfaccia standardizzata per PCB che consente ai fornitori di combinare diversi dispositivi per funzioni come grafica, memoria e storage. UCIe lo riduce al livello delle interconnessioni die-to-die e ha il supporto di pesi massimi del settore come AMD, Arm, ASE, Google, Intel, Meta, Microsoft, Qualcomm, Samsung e TSMC.

L'obiettivo finale è creare un ampio ecosistema o mercato per i chiplet, che possono essere assemblati rapidamente utilizzando componenti pre-caratterizzati e pronti all'uso. Dal punto di vista della produzione, i chiplet forniscono tempi di produzione più rapidi perché sono fisicamente più piccoli dei SoC. La parte difficile è integrare i dispositivi in ​​un pacchetto sviluppato da più fornitori con risultati prevedibili. È qui che UCIe gioca un ruolo fondamentale.

"I protocolli di interconnessione standardizzati come UCIe possono fungere da fattori chiave per un solido ecosistema per le tecnologie chiplet", ha affermato Gordon Allan, product manager IP di verifica per la divisione IC Verification di Siemens EDA. “A sua volta, questo ecosistema può consentire una maggiore produttività e un time to market più rapido, oltre ai vantaggi intrinseci della resa dello stampo che derivano dalla disaggregazione. Sebbene UCIe di per sé non aumenti la resa degli stampi, l'uso dei chiplet crea l'opportunità di aumentare la resa grazie alle loro dimensioni più ridotte e all'opportunità di essere implementati nel punto di nodo ideale per la loro funzione".

Vantaggi UCIe
I chiplet verranno utilizzati in una varietà di segmenti di mercato, dall'informatica ad alte prestazioni all'IoT, al 5G, all'automotive, all'imaging medico, all'edge computing, all'intelligenza artificiale e ai dispositivi mobili. In tutti questi mercati, i produttori di chip sono sotto pressione per fornire prestazioni più elevate e soluzioni più specifiche per domini, ma allo stesso tempo molti di questi dispositivi saranno prodotti in volumi molto inferiori rispetto agli smartphone o ai server.

È qui che si inserisce un approccio chiplet simile a LEGO e UCIe è un elemento centrale in questa strategia. Rispetto a PCIe, la larghezza di banda (lineare) di UCIe è compresa tra 28 e 224 per un pacchetto standard e tra 165 e 1317 GB/s/mm per un pacchetto avanzato, un miglioramento compreso tra 20 e più di 100. La latenza per PCIe è di circa 20 ns. A meno di 2ns (Tx + Rx), UCIe fornisce un miglioramento di 10 volte. L'efficienza energetica è 0.5 (pacchetto standard) e 0.25 (pacchetto avanzato) pJ/b, un miglioramento di oltre 10 volte. Questo è significativo. Una maggiore efficienza energetica si traduce in una minore generazione di calore e, in definitiva, in una maggiore affidabilità per i semiconduttori.

Tre fonderie - Intel, TSMC e Samsung - stanno attualmente lavorando sulla tecnologia di processo a 3 nm e la roadmap di Intel si estende al di sotto dei 2 nm nel regno dell'angstrom. Ma lo sviluppo di chip in quei nodi richiede sfide significative nell'apprendimento della resa e nella dissipazione termica, nonché nuovi tipi di transistor, nuovi materiali e litografia EUV ad alto NA. Limitando ciò che viene sviluppato in quei nodi avanzati e impacchettando insieme altri componenti come acceleratori e memoria come chiplet separati, la resa e il time-to-market sono entrambi migliorati.

UCIe è uno sviluppo importante in quella direzione e la prima versione affronta sia i processi 2D che 2.5D. È in lavorazione anche un processo UCIe 3D, che dovrebbe semplificare ulteriormente le connessioni chiplet e alleviare alcuni dei problemi di produzione odierni.

Fig. 1: UCIe consentirà ai progettisti di separare blocchi funzionali come processori, memorie, controller, RF e I/O in chiplet nel futuro sviluppo di semiconduttori. Fonte: Consorzio UCIe

Un tipico pacchetto SoC include blocchi multifunzionali come processori, coprocessori, acceleratori, memorie e altre funzioni di controller e I/O. Un approccio chiplet separa questi blocchi funzionali in chiplet più piccoli. Invece di creare un grande die monolitico che includa tutti questi blocchi multifunzionali, UCIe offre ai produttori un modo per costruire processori e chiplet I/O separatamente e quindi collegare questi blocchi funzionali (chiplet) in un secondo momento.

Se uno qualsiasi dei chiplet incontra problemi durante la produzione, può essere scartato e sostituito con altri chiplet, ma il resto dei componenti in quel pacchetto rimarrà intatto. Questo approccio aumenta l'efficienza della produzione, il time-to-market e consente di risparmiare sui costi. Offre anche potenzialmente più opzioni man mano che vengono sviluppati chiplet commerciali, consentendo ai produttori di chip di costruire esattamente ciò di cui un cliente ha bisogno. Questi chiplet inoltre possono essere riutilizzati molte volte, come nel caso delle memorie, oppure possono essere personalizzati per una particolare applicazione.

Per i progetti fabless odierni, un blocco di memoria può essere riutilizzato più e più volte, ma i progettisti devono ancora seguire le stesse fasi di progettazione per integrarlo in un chip monolitico o in un pacchetto avanzato. Con un'interfaccia standardizzata, questo processo può essere accelerato.

"Per le fonderie, i progetti multi-die potenzialmente significano più die tape-out", ha affermato Mick Posner, senior director product marketing presso Synopsys. “Le fonderie potrebbero anche cercare di facilitare l'attività multi-die offrendo alcuni stampi pronti all'uso che possono essere utilizzati in modo simile a come sono già impiegati per i blocchi IP chiave. Ciò consentirà potenzialmente alle fonderie di sfruttare meglio la capacità nei nodi "vecchi", anche per progetti molto avanzati".

Questo non è uno sforzo banale, tuttavia. "Affinché funzioni, le interfacce die-to-die devono essere disponibili su tutti i nodi in questione", ha affermato Posner. “I progettisti di chip Fabless potranno concentrarsi sui loro fattori di differenziazione e fare affidamento sul confezionamento degli stampi per altre funzioni 'generiche', proprio come stanno facendo oggi con l'IP. Potenzialmente, i produttori di chip possono espandere il loro mercato offrendo soluzioni più scalabili e fornendo prodotti componibili sotto forma di chiplet che altri possono assemblare con la loro salsa segreta in stile LEGO (ad esempio acceleratori, GPU, ecc.). I fornitori di IP potrebbero scegliere di espandere l'ecosistema offrendo sottosistemi IP specializzati in un formato hardened o noto con nuovi modelli di business basati sull'utilizzo delle licenze, sui diritti d'autore e/o sul volume dell'hardware".

Altri indicano vantaggi simili. "La necessità di processori basati su chiplet per migliorare le prestazioni e ridurre i costi è ben nota", ha affermato Jeff Defilippi, direttore senior della gestione dei prodotti per la linea di business Infrastructure di Arm. “Ma fino a poco tempo fa, c'era poco allineamento su come sfruttare i vantaggi delle architetture chiplet al di là delle implementazioni specifiche del fornitore. La tecnologia UCIe definisce uno standard industriale aperto per stabilire un'interconnessione onnipresente a livello di pacchetto, rispondendo alle richieste dei clienti per un'integrazione più personalizzabile a livello di pacchetto. Combina l'interconnessione die-to-die migliore della categoria e i protocolli di un ecosistema interoperabile multi-vendor ed è progettato e specificato da zero per fornire i migliori KPI soddisfacendo al contempo ampi criteri di adozione. Ciò consente agli utenti finali di combinare componenti chiplet da un ecosistema multi-vendor per la costruzione di SoC".

I chiplet risolvono anche un altro spinoso problema nella progettazione dei chip. Man mano che vengono aggiunte più funzionalità ai chip, tra cui AI/ML, la dimensione fisica dei chip continua a crescere. Ma sono limitati nella produzione dalla dimensione del reticolo, che determina la quantità di superficie su un wafer che può essere esposta con un'unica maschera senza errori. Attualmente, il limite è compreso tra 800 e 850 mm², un numero stabilito da ciò che è possibile con le odierne apparecchiature di litografia. Entro questo limite, un progettista può scegliere di produrre molti chip semplici o meno chip complicati, come quelli che combinano processori, coprocessori, memorie e I/O.

UCIe cambia questa formula, consentendo ai progettisti di chip di sviluppare soluzioni su misura (personalizzate) per applicazioni specifiche con meno sforzo, tempi di consegna più brevi e una migliore resa. Ad esempio, un chip di comunicazione che richiede un modem RF, ma che necessita solo di due blocchi di memoria, sarebbe in grado di collegare processori a 3 nm con RF a 28 nm, più due blocchi di memoria e altri I/O. L'utilizzo di UCIe per connettere questi blocchi offre ai progettisti un maggiore grado di flessibilità.

Fig. 2: I costi di sviluppo dei semiconduttori aumentano man mano che le dimensioni dello stampo diventano più piccole. Il processo di produzione UCIe rallenterà potenzialmente il tasso di aumento. Fonte: Consorzio UCIe

Primo Passo
UCIe 1.0 è il primo standard di settore aperto a supportare il livello fisico I/O die-to-die, i protocolli die-to-die e lo stack software basato sugli standard di settore PCI Express (PCIe) e Compute Express Link (CXL). Include i principali KPI del settore, supporto per il debug e considerazioni sulla conformità. L'obiettivo è garantire l'interconnessione e l'interoperabilità dei chipset. Gli obiettivi futuri di UCIe includono l'aggiunta di protocolli aggiuntivi che definiscono fattori di forma e gestione avanzati dei chiplet.

"UCIe è una specifica completa che mira a guidare un ecosistema coerente attorno ai progetti SoC multi-die", ha affermato Shekhar Kapoor, senior director product marketing di Synopsys. “Il consorzio UCIe ha già rilasciato una specifica di interfaccia die-to-die, che è più comprensiva delle altre opzioni, coprendo lo stack di protocollo completo e i livelli fisici. Quindi può affrontare i casi d'uso SoC multi-die più rilevanti. Al contrario, altri sforzi standard si sono concentrati principalmente sugli aspetti del livello fisico dell'interfaccia. Oltre alla completezza, la specifica UCIe è interessante per le metriche delle prestazioni che propone, misurate dall'efficienza dei bordi, dall'efficienza energetica e dalla latenza. UCIe definisce anche una tabella di marcia coerente per allinearsi con le esigenze future attese del settore, compreso un focus sugli aspetti di interoperabilità attraverso una serie ben definita di definizioni per evitare ambiguità".

Per mettere in prospettiva, Marvell, Intel e AMD hanno utilizzato approcci chiplet per diverse generazioni di chip, dando loro un vantaggio intrinseco rispetto ai concorrenti. Ma quando il resto del settore inizia ad adottare questo approccio LEGO-block, si aprono capacità di personalizzazione simili per tutti i produttori di chip.

"L'adozione di definizioni standardizzate, insieme alla pubblicazione di interfacce I/O chiplet standardizzate che i membri dell'UCIe si impegnano a utilizzare nei chiplet disponibili in commercio, dovrebbe ampliare e semplificare l'adozione delle tecnologie chiplet", ha affermato Allan di Siemens. “Ciò potrebbe includere kit di riferimento, documentazione di conformità e supporto aperto. Il risultato sarebbe che chiunque desideri utilizzare chiplet commerciali può farlo facilmente, proprio come i progettisti di oggi possono utilizzare e integrare la memoria HBM nei loro progetti. Dal punto di vista della stabilità, UCIe trarrà vantaggio dalle basi di PCIe e CXL, che stanno ottenendo un'ampia adozione nel mercato. Questo fa ben sperare per la stabilità di una futura soluzione UCIe. Inoltre, la sicurezza dovrebbe diventare un fattore positivo nell'adozione del chiplet, perché le funzionalità che possono essere rese più sicure inserendole nel chip, potrebbero ora essere fuori chip in un chiplet. I protocolli PCIe/CXL sottostanti su cui si basa UCIe hanno una robusta implementazione della sicurezza (IDE), che potrebbe svolgere un ruolo nel fornire garanzie di sicurezza a coloro che adottano i chiplet".

Fig. 3: I leader nei semiconduttori, imballaggi, fornitori di IP, fonderie e fornitori di servizi cloud si stanno unendo per promuovere un nuovo standard chiplet aperto. Fonte: Consorzio UCIe

Sviluppo futuro e sfide
Nel complesso, l'industria dei semiconduttori è entusiasta del nuovo standard. Ma questo è solo il punto di partenza. Il prossimo passo è costruire un ecosistema di chiplet che siano ben caratterizzati e collaudati in silicio.

"Per i progetti chiplet-on-interposer, esistono oggi strumenti di implementazione fisica dettagliati, così come strumenti dettagliati di estrazione post-layout e integrità del segnale, integrità dell'alimentazione e simulazione termica", ha affermato Ken Willis, architetto di ingegneria del prodotto per l'integrità del segnale presso Cadence. “La capacità chiave ancora necessaria è un ambiente di analisi pre-progettazione abilitante per la fattibilità iniziale e l'analisi dei compromessi per aiutare a prendere decisioni a livello di architettura e di sistema sull'implementazione. Ciò richiederà l'accesso a librerie di modelli di analisi chiplet qualificate, librerie di interconnessione rappresentative di interposer e la capacità di "prototipi virtuali" rapidamente approcci di implementazione potenziali su interposer/pacchetto/scheda per consentire analisi multidisciplinari.

C'è ancora molto lavoro da fare. "I sostenitori dell'UCIe hanno definito chiaramente le loro aree di interesse, che includono l'I/O die-to-die con KPI leader del settore, CXL/PCIe per il collegamento del volume a breve termine e una specifica ben definita che garantisce l'interoperabilità e l'evoluzione", ha affermato Keith Felton, product manager della divisione Embedded Board Systems di Siemens EDA. "Guardando al futuro, UCIe dovrebbe cercare di collaborare strettamente con altre alleanze industriali incentrate sull'abilitazione della commercializzazione e dell'utilizzo di chiplet come il progetto Chiplet Design Exchange (CDX) che fa parte del gruppo di lavoro ODSA/CDX Business dell'Open Compute Project".

UCIe è un primo passo importante. "Ci sono molti elementi diversi che entrano in una soluzione di interfaccia completa, inclusi protocollo, PHY, sicurezza, gestione, debug e fattore di forma", ha affermato Defilippi di Arm. "L'industria ha risolto questi problemi in modi su misura e ora UCIe dovrà affrontare la sfida della standardizzazione di questi elementi".

Tuttavia, con il sostegno dei pesi massimi del settore, UCIe Specification 1.0 sta guadagnando slancio. Lo standard emergente dell'industria aperta offre prestazioni migliori, bassa potenza e rendimento maggiore. Inoltre, l'attenzione pianificata sul 3-D dovrebbe promuovere la crescita dell'intero ecosistema dei semiconduttori.

"Attualmente, la specifica UCIe 1.0 riguarda i processi 2D e 2.5D", ha affermato Debendra Das Sharma, Senior Fellow di Intel e Chief Architect per le tecnologie I/O e Standards Promoter Member di UCIe. “Ci aspettiamo di coprire il 3D nelle versioni future. UCIe fornisce prestazioni e miglioramento dell'efficienza energetica definendo l'interfaccia standard universale e andrà a beneficio dell'intero ecosistema di chiplet. Ora possono partecipare sviluppatori IP e produttori di chiplet, inclusi quelli che producono processori, memorie, coprocessori, acceleratori, controller e diversi tipi di I/O. Insieme accelereranno le future innovazioni dei semiconduttori".

Risorse
Universal Chiplet Interconnect Express (UCIe): creazione di un ecosistema chiplet aperto