Per oltre 65 anni, il Riunione internazionale dei dispositivi elettronici dell'IEEE (IEDM) è stato il forum più importante a livello mondiale per la segnalazione delle scoperte tecnologiche nei settori della tecnologia, progettazione, produzione, fisica e modellazione dei semiconduttori e dei dispositivi elettronici. Mentre scrivo questo articolo, la conferenza è in corso a San Francisco e Intel presenta una serie di innovazioni uniche per estendere la legge di Moore. La gamma di innovazioni presentate alla conferenza crea un nuovo percorso verso la scalabilità verticale dei dispositivi, aprendo l’opportunità per un trilione di transistor su un pacchetto entro il 2030. Questa è una storia composta da diverse parti. Ecco i dettagli di come Intel presenta in anteprima la nuova innovazione di scalabilità verticale dei transistor all'IEDM.

L'impatto

Tutti conoscono l'incredibile scala esponenziale fornita dalla Legge di Moore negli ultimi 50 anni circa. Negli ultimi tempi abbiamo anche assistito a un rallentamento degli effetti monolitici della Legge di Moore. La progettazione multi-die si sta ora aggiungendo agli aumenti esponenziali di densità su cui il settore fa ormai affidamento. Ma non è tutta la storia. Si scopre che il ridimensionamento della densità dei transistor su chip è vivo e vegeto e contribuisce in modo determinante alla salute dell’industria dei semiconduttori.

E Intel, il luogo di nascita della Legge di Moore, è all'avanguardia nell'innovazione che alimenta entrambi tendenze monolitiche e multi-die. Nell'area dell'imballaggio avanzato per alimentare la progettazione multi-die, puoi leggere L'innovazione di Intel con substrati di vetro qui. L'argomento di questo post è ciò che Intel sta facendo per alimentare l'altra tendenza: il dimensionamento monolitico dei transistor. Questa è una storia di innovazione nell'asse Z; come impilare i dispositivi uno sopra l'altro per distribuirne di più nella stessa area.

Si scopre che ci sono due barriere fondamentali da superare qui. Innanzitutto, come impilare i dispositivi CMOS per fornire caratteristiche affidabili e ad alte prestazioni. E in secondo luogo, come fornire energia a tali dispositivi senza ridurre l'affidabilità e le prestazioni. Questa settimana ci sono una serie di presentazioni all'IEDM che presentano diverse innovazioni che affrontano questi problemi. Ecco alcuni dettagli…

Un'anteprima degli annunci di Intel

Ho avuto la fortuna di partecipare a un briefing pre-IEDM in cui alcuni ricercatori avanzati di Intel hanno presentato in anteprima ciò che sarebbe stato presentato all'IEDM. Quello che segue è un riassunto dei loro commenti.

Il primo a parlare è stato Paul Fisher, direttore della ricerca sui componenti per l'elaborazione dei chip su mesoscala presso Intel. Paul ha iniziato con un'introduzione al Components Research Group. Ha spiegato che questa organizzazione è responsabile della fornitura di opzioni tecnologiche di processo e confezionamento rivoluzionarie che promuovono la Legge di Moore e abilitano prodotti e servizi Intel. Alcune delle ricerche provenienti da questo gruppo e che hanno trovato la loro strada nei prodotti commerciali Intel includono il silicio deformato, il gate metallico ad alto valore K, il transistor FinFET, la tecnologia Power Via e il RibbonFET. L’elenco è molto più lungo – piuttosto impressionante.

Un'altra caratteristica notevole di questa organizzazione è l'ampiezza della sua collaborazione a livello mondiale. Oltre alle agenzie governative statunitensi, Paul ha spiegato che il gruppo collabora anche con consorzi in tutto il mondo come Imec, Leti, Fraunhofer e altri in Asia. Il gruppo sponsorizza anche direttamente il lavoro universitario e guida altri programmi attraverso organizzazioni come la Semiconductor Research Corporation (SRC). Il gruppo collabora inoltre con l'ecosistema dei semiconduttori per garantire la disponibilità delle attrezzature e dei processi necessari per i nuovi sviluppi.

Paul ha poi preparato il terreno per i tre briefing che seguirono. Il primo ha discusso le innovazioni nell'erogazione di potenza sul retro. Il secondo ha discusso del dimensionamento e dell'interconnessione dei transistor tridimensionali. E il terzo ha presentato i progressi per l'erogazione di energia su chip utilizzando il nitruro di gallio (GaN). Queste tre aree sono riepilogate nel grafico in alto di questo post.

Il prossimo discorso è stato Mauro J. Kobrinsky, Intel Fellow, direttore dello sviluppo tecnologico di nuove strutture e architetture di interconnessione. Mauro ha iniziato spiegando che il routing di potenza ampio e a bassa resistenza compete con il routing del segnale sottile e a bassa capacità. Il risultato è un compromesso in termini di densità e prestazioni. Un progresso significativo che riduce questo problema è l'erogazione di potenza dal lato posteriore. Utilizzando questo approccio, l'instradamento dell'erogazione di potenza può essere effettuato sul retro del dispositivo, liberando spazio critico sul lato anteriore per un instradamento del segnale più ottimale.

Mauro ha spiegato che la tecnologia Power Via di Intel passerà alla produzione nel 2024 e questo inizierà ad aprire nuove opzioni per l'erogazione di energia back-side. Verranno inoltre presentate ulteriori ricerche che portano l'erogazione di potenza sul lato posteriore a un nuovo livello. Ciò include lo sviluppo di contatti sul lato posteriore per consentire l'erogazione dell'alimentazione attraverso il lato posteriore mentre i segnali vengono inviati attraverso il lato anteriore del dispositivo.

Mauro ha inoltre discusso dei miglioramenti critici attualmente in corso per il routing dei dispositivi in ​​stack. I dispositivi impilati presentano una serie unica di sfide sia per l'alimentazione che per il routing del segnale. Nell'area dei segnali devono essere sviluppati nuovi approcci per la connessione epi-epi e gate-gate e questo rientra nella ricerca discussa da Mauro.

Dopo Mauro, Marko Radosavljevic, ingegnere principale presso Intel discusso il dimensionamento e l'interconnessione dei transistor tridimensionali. Essenzialmente ciò che viene dopo RibbonFET. Marko ha spiegato che i risultati iniziali dello stacking dei dispositivi sono stati presentati da Intel all'IEDM nel 2021.

Ciò che sarà presentato quest'anno all'IEDM è l'implementazione di una configurazione di dispositivi NMOS e PMOS RibbonFET impilati verticalmente con Power Via e contatti diretti del dispositivo sul lato posteriore con un passo poli di 60 nm. L'inverter compatto risultante presenta eccellenti caratteristiche prestazionali, aprendo la strada a un uso più diffuso dell'impilamento verticale dei dispositivi.

L'ultimo oratore è stato Han Wui, ingegnere principale, ricerca sui componenti presso Intel. Han ha discusso dei nuovi approcci all'erogazione di potenza su chip. Ha spiegato che Intel ha proposto il primo driver di potenza MOS nel 2004. Questo dispositivo, spesso chiamato DrMOS, è ora utilizzato in un'ampia varietà di prodotti.

Han ha continuato spiegando che i dispositivi al nitruro di gallio, o GaN, sono oggi popolari per applicazioni ad alta tensione come i dispositivi a 200 volt in molti "mattoni" di ricarica per laptop. Si scopre che il GaN mostra prestazioni di gran lunga superiori a tensioni più basse (48 volt e inferiori) rispetto ai dispositivi di potenza CMOS.

All'IEDM di quest'anno, Han ha spiegato che Intel mostrerà la prima implementazione di un processo che integra dispositivi CMOS con dispositivi di potenza GaN su un wafer da 300 mm. Soprannominata DrGaN, Han ha spiegato che questa tecnologia aprirà nuovi livelli di prestazioni e densità per i progetti futuri integrando driver CMOS con dispositivi di alimentazione GaN altamente efficienti sullo stesso wafer.

Per saperne di più

Puoi avere una visione più ampia di Intel innovazione di dispositivi e processi qui. Ed è così che Intel presenta in anteprima l'innovazione della scalabilità verticale dei transistor all'IEDM.

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• Fonte: https://semiwiki.com/events/339045-iedm-buzz-intel-previews-new-vertical-transistor-scaling-innovation/