I produttori di chip si stanno preparando per cambiamenti fondamentali nelle architetture, nei materiali e nelle strutture di base come transistor e interconnessioni. Il risultato netto sarà un numero maggiore di fasi del processo, una maggiore complessità per ciascuna di queste fasi e un aumento dei costi su tutta la linea.

All'avanguardia, i finFET si esauriranno da qualche parte dopo il nodo a 3 nm (30 angstrom). Le tre fonderie che lavorano ancora su quei nodi - TSMC, Samsung e Intel, così come la casa di ricerca del settore imec - stanno cercando una qualche forma di cancello tutto intorno transistor come struttura a transistor successiva per ottenere un controllo più stretto sulla perdita di gate.

È probabile che questo approccio funzioni per almeno un altro paio di nodi in seguito, e possibilmente ulteriormente con il rollout di FET a foglio forcella, un passaggio intermedio sviluppato da imec. (Vedi figura 1) Tuttavia, ciascuna di queste società utilizza convenzioni di denominazione, scadenze e mix tecnologici diversi, rendendo difficile determinare quale sia la leadership tecnologica in un determinato momento.

Fig. 1: coppia di FET di forksheet di tipo N e P (a sinistra) e FET di nanosheet impilati (a destra). Fonte: imec

"Se guardi indietro, abbiamo iniziato con i dispositivi bipolari, per poi passare ai CMOS planari e ai finFET 3D", ha affermato Kevin Zhang, vicepresidente senior dello sviluppo aziendale di TSMC. “Ora ci stiamo muovendo verso i transistor all-around con gate nanosheet. Ma la struttura del transistor si evolverà. Non sarà ogni generazione o nodo in cui devi introdurre una nuova architettura, perché nuovi transistor o architetture richiedono molto, molto tempo. Investiamo nella tecnologia dei nanosheet da oltre 10 anni per avere abbastanza fiducia per introdurla nel nodo a 2 nm".

Le fonderie estenderanno le tecnologie esistenti il ​​più a lungo possibile, perché ogni modifica è costosa. Oltre ai nuovi processi di produzione sviluppati dalla fonderia, richiede la messa a punto di centinaia di fasi del processo che coinvolgono le apparecchiature di produzione. Le metriche chiave qui sono il tempo impiegato nella produzione di ciascun wafer, che contribuisce al costo, e il tempo per una resa adeguata. Ogni passaggio richiede modifiche in tutto, dagli strumenti EDA, che devono essere certificati in ogni nodo e seminodo per ciascuna fonderia, a quando esattamente le varie apparecchiature vengono inserite nel flusso di produzione. Possono esserci più punti di inserimento per chip complessi. Ciò rende difficile definire le tempistiche effettive e le fonderie potrebbero non passare al nodo tecnologico successivo finché non esauriscono i miglioramenti utilizzando la tecnologia esistente.

TSMC, l'attuale leader di processo - e l'unica fonderia di puro gioco all'avanguardia - prevede di migrare ai FET GAA a 2 nm. Yuh-jier Mii, vicepresidente senior della ricerca e sviluppo di TSMC, ha affermato in una recente presentazione che i finFET a 3 nm offriranno un miglioramento della velocità del 18% utilizzando la stessa potenza o una riduzione della potenza del 34% a parità di prestazioni. Con i nanosheet, ci sarà un miglioramento della velocità dal 10% al 15% circa, una riduzione della potenza dal 25% al ​​30% e un aumento della densità di 1.1X. Ha inoltre osservato che le regole di progettazione esistenti saranno compatibili su N2, il che consentirà il riutilizzo della PI.

Intel seguirà un percorso simile, utilizzando la sua versione di un GAA FET, chiamato RibbonFET. Allo stesso modo Intel ha affermato di avere abbastanza miglioramenti rimasti nella sua tecnologia finFET per estendere i finFET per un altro nodo.

"Stiamo offrendo un finFET avanzato all'attuale nodo di produzione", ha affermato Rahul Goyal, vicepresidente e direttore generale dell'abilitazione dell'ecosistema di prodotti e design di Intel. "Stiamo anche esaminando il nodo di prossima generazione, che uscirà nel prossimo anno circa. E poi il nostro punto debole, che è il nodo più avanzato e dove crediamo di poter avere differenziazione, è in fase di sviluppo con diversi clienti. Questo ci porta nel periodo dal 2024 al 2025 e una migliore comprensione di ciò di cui i nostri clienti hanno bisogno e come realizzarlo. La sfida è assicurarsi che stiamo lavorando con i nostri clienti nella fase iniziale per accelerare il più possibile il nostro apprendimento e quindi anche per consentire al nostro ecosistema e ai nostri partner di servire i nostri clienti. L'ecosistema è molto potente ed è diventato estremamente vivace nel corso degli anni. C'è molta ricerca e sviluppo in quell'ecosistema".

Samsung, nel frattempo, introdurrà la tecnologia GAA a 3 nm, che chiama FET Multi-Bridge Channel. L'azienda afferma che questa tecnologia può ridurre il consumo energetico del 45%, migliorare le prestazioni del 23% e ridurre l'area del 16% rispetto a un finFET a 5 nm. La generazione successiva ridurrà il consumo energetico fino al 50% e migliorerà le prestazioni del 30%, utilizzando il 35% di superficie in meno. Uno dei miglioramenti chiave che Samsung sta pubblicizzando è la larghezza del canale regolabile, che può ridurre la potenza necessaria per pilotare i segnali.

Qual è il prossimo passo?
Dopo i GAA FET, la prossima rivoluzione tecnologica includerà probabilmente i FET GAA impilati, noti anche come FET complementari (CFET), per una scalabilità fino al 50%. Questa modifica estende i nanosheet almeno di un paio di nodi in più. Quanti strati possono essere impilati può determinare l'estensibilità di questa tecnologia.

"Stiamo esaminando nanofili laterali, nanofogli e un certo grado di impilamento di nanofili e nanofogli laterali per le prossime generazioni tecnologiche", ha affermato David Fried, vicepresidente dei prodotti computazionali presso Ricerca Lam. "A tutti piace esaminare l'elenco completo dei dispositivi avanzati e guardare i dispositivi e gli stack verticali e laterali, ma l'investimento richiesto per apportare una di queste modifiche è così significativo che i produttori dovrebbero essere certi di ottenere almeno alcuni nodi di una transizione principale prima che effettuino quella transizione. Cerchi di non prendere queste decisioni un nodo alla volta.

Si prevede che i CFET inizino a comparire da qualche parte intorno a 14 angstrom (1.4 nm), o qualunque sia il numero effettivo - a questo punto, non è stato determinato. I CFET sono stati sul tavolo da disegno per più di un decennio e sono considerati un passo evolutivo dai FET nanosheet e forksheet. Con i CFET, i fili nFET e pFET sono impilati in configurazioni a uno o due fili, fornendo un vantaggio in termini di area e densità pur limitando la dispersione di corrente al gate. Questa perdita è il motivo per cui una batteria si scarica o l'elettricità continua a fluire anche quando un dispositivo è spento.

Fig. 2: Architettura CFET. Fonte: Coventor, una società di ricerca Lam

Ripensare alcune basi
A differenza del passato, quando un processo poteva essere risolto su miliardi di unità dello stesso design, gli utenti finali richiedono soluzioni più personalizzate per una particolare applicazione. In alcuni casi, questi sono progettati per il consumo interno, come un data center iperscalabile. Ciò limita la quantità di apprendimento del settore a un design specifico, che viene ulteriormente ridotto da volumi inferiori.

A peggiorare le cose, alcuni di questi dispositivi vengono utilizzati in applicazioni di sicurezza e mission-critical. Quindi, oltre ad essere prodotti in numero limitato, è richiesta una maggiore affidabilità per una maggiore durata.

In risposta, sono in fase di sviluppo una serie di strategie interessanti per affrontare questi e problemi correlati. Ad esempio, piuttosto che aspettarsi che ogni transistor o interconnessione in un progetto funzioni perfettamente, con una resa del 100%, l'idea è quella di essere in grado di identificare quali sono cattivi, o vanno male, in qualsiasi momento della vita di un chip. L'enfasi qui è sulla resilienza. In passato, ciò veniva ottenuto con la ridondanza e l'atteggiamento generale era che i transistor fossero gratuiti. Ma questo approccio è troppo costoso in una progettazione eterogenea, in cui alcuni degli elementi di calcolo e delle memorie sono creati dai diversi fornitori.

"Ci sono due problemi", ha affermato Andrzej Strojwas, CTO di Soluzioni PDF. “Primo, come si determina molto presto che un circuito non funzionerà? E in secondo luogo, come si costruisce un'interconnessione riconfigurabile? È possibile utilizzare i circuiti attivi per riconfigurare l'interconnessione. Il modo standard per farlo è eseguire i test dopo che il processo di fabbricazione è terminato e si bruciano i fusibili. Ma se hai le informazioni in linea, tramite la scansione eBeam ai livelli di metallo di basso livello, puoi farlo in modo molto più efficiente. La granularità è diversa".

Quando Sony ha introdotto la Playstation 2 nel 2000 basata sul processore Cell di IBM, è stata progettata con sei core anche se ne erano necessari solo cinque. L'approccio era considerato rivoluzionario all'epoca. Ma la riconfigurabilità aggiunge un livello completamente nuovo di comprensione di ciò che sta accadendo dalla progettazione alla produzione, inclusa l'analisi in tempo reale, la capacità di reindirizzare i segnali secondo necessità e di partizionare i progetti con molta più precisione.

Anche la litografia sta per subire un cambiamento significativo e costoso. EUV, implementato per la produzione ad alto volume a 5 nm dopo circa un decennio di ritardi, è già in ritardo. A 3 nm e 2 nm, sarà nuovamente necessario il multi-patterning a meno che ASML, l'unica fonte di apparecchiature per litografia all'avanguardia, non possa lanciare EUV ad alta apertura numerica (high-NA EUV) e a un prezzo ragionevole. High-NA EUV ha un'apertura di 0.55, contro 0.33 per EUV, e utilizza una lente anamorfica per essere in grado di stampare correttamente le caratteristiche ai bordi di un wafer. Ma non tutti gli strati di metallo richiederanno un EUV con NA elevato, il che significa che probabilmente sarà integrato nel flusso di produzione come strumento puntuale piuttosto che valido per tutti.

Un'altra strategia che sta prendendo piede è la co-ottimizzazione della tecnologia di progettazione, che collega il design front-end con la produzione molto più strettamente che in passato. DTCO è in circolazione da anni, ma è stato utilizzato solo nei nodi più avanzati.

"Nell'era del CMOS planare, i progettisti e le tecnologie potevano prevedere come si sarebbe ridimensionato un nodo", ha affermato Ricardo Borges, product marketing director in Synopsys ' Gruppo di ingegneria del silicio. “Quel tipo di intuizione è diventato meno credibile con l'introduzione dei finFET, che hanno introdotto alcune novità nel mix e reso più difficile prevedere le caratteristiche del nodo. Oggi c'è più varietà e un maggior numero di architetture che devono essere esplorate. Ad esempio, a breve termine, stiamo assistendo a versioni anticipate di tecnologie gate-all-around. Oltre a questi, ci sono diversi tipi di dispositivi, più architetture di transistor, più materiali e sistemi che devono essere valutati. Ad un certo punto, potrebbe esserci una sostituzione del silicio con altri materiali. Stiamo già vedendo nuovi metalli come il rutenio e il molibdeno per future interconnessioni e bismuto e antimonio per RF, perché offrono una resistività inferiore. E poi ci sono alcuni costrutti, che imec chiama scaling booster, che potrebbero essere una nuova tecnica di processo per ridurre la variabilità di un approccio di patterning".

Ancora un altro approccio è semplicemente non scalare affatto ai nodi più avanzati. Fonderie come UMC e GlobalFoundries stanno investendo molto in nodi maturi, dove vengono utilizzati approcci alternativi per aumentare il PPA. Gregg Bartlett, vicepresidente senior per la tecnologia, l'ingegneria e la qualità presso GlobalFoundries, ha affermato che l'80% dei chip in uso oggi sono prodotti in nodi maturi e si aspetta che quel numero aumenterà con la crescita di imballaggi avanzati, incollaggi ibridi, chiplet e altro ancora design specifici del dominio.

Tuttavia, ciò non rende i progetti sui nodi maturi meno complessi. "Iniziamo con i materiali e poi progettiamo il chip, invece di iniziare con il mercato finale e capire cosa vogliono fare con il design e quali materiali si associano ad esso", ha detto Bartlett. “SOITEC ha 27 diversi tipi di materiali SOI (silicon on insulator) con diversi spessori della scatola, diversi spessori di silicio e diversi orientamenti dei cristalli. Capire perché un substrato è migliore di un altro è una considerazione davvero importante. E non è a causa delle proprietà del materiale. È perché quando è completamente integrato nelle prestazioni a livello di sistema, capisci come si traduce".

Diverse opzioni
Ciò che sorprende è quanta ricerca e sviluppo stia accadendo in tutti i nodi di processo, non solo all'avanguardia, e che la ricerca rischia di esplodere con l'approvazione del CHIPS And Science Act negli Stati Uniti e dell'European Chips Act, che incanala collettivamente più di 100 miliardi di dollari per la ricerca di una varietà di campi correlati.

Ciò include la fotonica del silicio per la comunicazione multi-chip e multi-modulo/pacchetto, che è stata ampiamente utilizzata all'interno dei data center per connettere i server allo storage. Sarà sempre più utilizzato su distanze sempre più brevi. La luce è molto veloce, richiede un'energia minima per trasmettere effettivamente i segnali e genera pochissimo calore. Ma richiede anche il monitoraggio delle fluttuazioni termiche, che possono spingere i segnali al di fuori della gamma dei filtri, e l'ispezione di eventuali irregolarità nelle guide d'onda, che influiscono sui segnali. A differenza degli elettroni, ai fotoni non piacciono gli angoli, che è una delle sfide nella costruzione della fotonica in chip.

"Per noi, vogliamo essere in grado di simulare due dispositivi imbottigliati insieme in una qualche forma o modo, ed essere in grado di emulare e simulare una combinazione di entrambi", ha affermato Bartlett. “I ragazzi dell'EDA stanno facendo un buon lavoro per tenersi in disparte. Abbiamo appena avuto un annuncio con uno dei fornitori EDA sulla nostra piattaforma 45CLO (C, L e O sono bande di lunghezze d'onda diverse, ognuna con una perdita diversa) perché ora stai cercando di fare l'elettro-ottica. Queste sono aree che sono all'avanguardia nel settore e stiamo cercando di fornire ai nostri clienti gli strumenti di progettazione giusti".

Anche le offerte di fonderie specializzate sono in forte espansione. "La forte domanda di wafer ha mantenuto i nostri stabilimenti operativi a pieno regime e prezzi misti superiori alla media con le nostre entrate complessive", ha affermato UMC Il presidente Jason Wang, durante una recente chiamata sugli utili. “Le tecnologie SoC, come memoria non volatile, gestione dell'alimentazione, RF-SOI e driver di visualizzazione OLED sono applicazioni necessarie su 5G, AIoT e automotive. E la nostra strategia di concentrarci sulle tecnologie speciali ha avuto successo: ora contribuisce a più della metà delle nostre entrate sui wafer".

Wang ha osservato che anche la continua elettrificazione delle automobili è un catalizzatore per la crescita futura.

Altre opzioni
Forse il cambiamento più grande di tutti riguarda le opzioni di confezionamento e i chiplet. Esistono molti modi per mettere insieme diversi pezzi, incluso un mix di logica digitale sviluppata nei nodi più avanzati con altra logica, analogica e vari tipi di memorie sviluppate nei nodi maturi. Infatti, poiché i progetti diventano sempre più eterogenei e personalizzati per applicazioni e casi d'uso specifici, cresce la necessità di aggiungere una flessibilità ancora maggiore.

"Un cliente con cui abbiamo parlato aveva un controller di interrupt molto complesso", ha affermato Andy Jaros, vicepresidente vendite, marketing e architettura delle soluzioni presso Logix flessibile. “Avevano bisogno di anticipare tutte le diverse permutazioni che i loro clienti avrebbero voluto per avviare il loro chip, comprese le periferiche da collegare o rendere disponibili al mondo esterno, e stavano cercando di farlo sotto il controllo del software. Quello che hanno scoperto è che, indipendentemente da come l'hanno configurato o quanto fosse complesso il controller di interrupt, quel controller di interrupt non sarebbe stato supportato. È qui che entra in gioco l'FPGA incorporato. Puoi avere un controller di interrupt molto più semplice e quel controller di interrupt è mirato e progettato specificamente per ogni cliente. Quindi ora non devi anticipare ogni potenziale caso di avvio o sequenza di avvio o variazione combinatoria. Fondamentalmente, quando il cliente ne ha bisogno, generi un nuovo RTL e lo inserisci per i requisiti di sequenziamento di quel cliente".

Anche la miscelazione e l'abbinamento di vari componenti e processi produce risultati inaspettati. Prendi in considerazione il legame ibrido, che fornisce un modo molto più diretto per collegare diversi componenti rispetto alla saldatura insieme.

"A causa dei processi a bassa temperatura della saldatura, limita molte delle applicazioni a valle che desiderano eseguire", ha affermato Kim Yess, direttore esecutivo della divisione aziendale di elaborazione del livello dei wafer presso Scienza del birraio. “Stiamo anche vedendo dove i clienti stavano effettuando l'integrazione della sfera di saldatura che hanno così tante deformazioni o fratture che ora stanno prendendo in considerazione l'incollaggio ibrido. Sarà più veloce della vera integrazione eterogenea”.

Il legame ibrido rame-rame è il più lontano, ma sono in corso lavori per utilizzare dielettrici per il legame. "Stiamo lavorando in parallelo con un dielettrico polimerico per fare la stessa cosa", ha affermato Dongshun Bai, scienziato di Brewer Science. "È ancora nella fase di sviluppo iniziale."

Un altro vantaggio dell'incollaggio ibrido è che riduce i punti di sollecitazione nell'incollaggio, che possono causare crepe nelle sfere di saldatura, in particolare agli angoli. "Abbiamo sentito parlare di sfide importanti come l'allineamento laterale", ha affermato Bai. “Se l'allineamento è inferiore a 2 micron, potrebbero avere dei problemi. E se la connessione del microbump diventa più piccola, la stabilità sarà un problema".

Il futuro
A differenza del passato, quando l'intera industria dei chip stava marciando in blocco verso il nodo di processo successivo, ci sono molte strade possibili allo studio. C'è lavoro sui nodi esistenti per stampare in modo più accurato le caratteristiche sulle fotomaschere utilizzando forme curvilinee della maschera. “Oggi, anche se si disegna un cerchio, questo finisce per essere distorto sulla maschera”, ha affermato Aki Fujimura, CEO di I moduli D2S. “Per farlo in modo coerente ogni volta, dovrebbe essere molto più grande e non sarebbe utile. Quindi devi andare al limite della fattibilità, e questo quasi per definizione dice che varia un po' perché per essere affidabile deve essere più grande. Ma il tuo compito è renderlo il più piccolo possibile".

È qui che si adattano le maschere curvilinee. Usando il fascio elettronico multi-beam, le forme delle maschere possono essere stampate in modo molto più accurato per chiudere sostanzialmente gli spazi bianchi creati per tenere conto di queste imprecisioni. Se eseguiti correttamente, questo tipo di tecnologie può aiutare a estendere i nodi.

E se ciò non bastasse, sono in corso sforzi di sviluppo che coinvolgono materiali 2D per FET di nanotubi di carbonio, che sono sul radar di tutte le principali fonderie. Resta da vedere se queste strutture si concretizzeranno effettivamente per le applicazioni tradizionali, per i chip speciali o del tutto. Mentre la ricerca sulle diverse strutture dei transistor che utilizzano materiali esotici continua, le fonderie leader guardano alle architetture e al packaging avanzato come possibili percorsi da seguire, con o senza l'aiuto degli OSAT.

Quello che sembra certo è che la concorrenza si sta riscaldando anziché diminuire, e la corsa è aperta alla "personalizzazione di massa" dei semiconduttori rapidamente, al minor costo possibile e con la massima affidabilità. La domanda ora è quale sia il miglior percorso da seguire, e questo resta da dimostrare.