I layout dei circuiti integrati vengono sottoposti a controlli approfonditi delle regole di progettazione per garantirne la correttezza, prima di essere accettati per la fabbricazione presso una fonderia o un IDM. C'è qualcosa chiamato effetto antenna che si verifica durante la produzione di chip in cui il danno indotto dal plasma (PID) può ridurre l'affidabilità dei dispositivi MOSFET. I progettisti del layout eseguono Design Rule Checks (DRC) per trovare aree che violano il PID e quindi apportano modifiche per superare tutti i controlli.

Una regola di progettazione tradizionale dell'antenna misurerà lo strato metallico (o via) rispetto allo strato di gate del MOSFET e, se il rapporto tra le aree è troppo grande, il layout dovrà essere corretto aggiungendo un diodo di protezione.

Uno scenario di layout IC che un DRC tradizionale per gli effetti dell'antenna non è in grado di gestire è quello dei progetti AMS che hanno più domini di potenza, utilizzando più pozzetti di tipo P isolati come mostrato di seguito. Per i quattro scenari seguenti è necessario un nuovo approccio denominato verifica basata sul percorso.

Questi quattro scenari di layout possono essere rilevati solo da uno strumento EDA che conosce dispositivi, connettività e percorsi elettrici durante i calcoli dell'area per gli strati di gate metallici e MOSFET. Questo è dove il Calibro PERC entra in gioco lo strumento EDA di Siemens, in quanto può eseguire complessi controlli basati sul percorso per identificare le aree PID, individuare problemi di scariche elettrostatiche (ESD) e individuare altri percorsi che il gruppo di progettazione sta cercando. Ecco il flusso PID per l'utilizzo di Calibre PERC:

Utilizzando questo flusso su un layout IC e osservando i risultati nel visualizzatore dei risultati Calibre RVE è stato rilevato che è stata rilevata una violazione PID, poiché è stata stabilita una connessione di rischio nel livello metallo1, ma la connessione di protezione non si è verificata fino al livello metallo2.

La successiva violazione PID è stata identificata dai rapporti di area sbilanciati dello strato metallico e dello strato sepolto con N (nbl). L'area evidenziata in viola (rve) è il dispositivo della vittima.

Per ottenere una copertura PID completa, il team di progettazione dovrà utilizzare sia i tradizionali controlli dell'antenna basati su DRC sia i controlli basati sul percorso. Eseguire controlli di tipo DRC nelle fasi iniziali della progettazione come passo preventivo. Man mano che vengono completate più connessioni metalliche in un layout e vengono creati i percorsi attraverso pozzi isolati di tipo P, è il momento di aggiungere la verifica basata sul percorso, fornendo una copertura completa.

In questo primo layout del circuito integrato è il momento di eseguire i tradizionali controlli dell'antenna basati su DRC per confermare che il layout superi la convalida PID.

Man mano che vengono aggiunti più percorsi metallici al layout del circuito integrato, è il momento di utilizzare lo strumento basato sul percorso, poiché comprende correttamente sia la connessione di rischio che quella di protezione.

In breve

I layout dei circuiti integrati devono soddisfare regole di progettazione rigorose per soddisfare i requisiti di affidabilità e rendimento stabiliti dalla fonderia o dal processo di fabbricazione utilizzato. Le tradizionali regole di progettazione delle antenne basate su DRC possono ancora essere utilizzate per il layout in fase iniziale, ma man mano che vengono aggiunti più strati metallici per completare le interconnessioni, diventa necessario un controllo basato sul percorso con Calibre PERC.

Una volta stabiliti i percorsi attraverso i pozzetti P isolati, il flusso basato sul percorso di Calibre PERC può essere utilizzato per controllare i layout dei circuiti integrati a livello IP, blocco/modulo e persino a chip completo per la firma. Pertanto è consigliabile utilizzare entrambi i flussi insieme per raggiungere gli obiettivi di affidabilità e rendimento.

Leggi l' Carta tecnica presso Siemens on-line.

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• Fonte: https://semiwiki.com/eda/342918-checking-and-fixing-antenna-effects-in-ic-layouts/