Roadmap avanzata del packaging; SoC eterogenei; intervalli di simulazione per la memoria cache; correzione degli errori oltre i limiti per DRAM; misurazione mediante STEM pixelato e olografia elettronica fuori asse; qubit donatori in silicio; Asserzioni di verifica HW tramite multi-LLM; MTJ a singolo nm.
Nuovi documenti tecnici aggiunti a Semiconductor Engineering biblioteca questa settimana.
| Carta tecnica | Organizzazioni di ricerca |
|---|---|
| Roadmap di produzione per l'integrazione eterogenea e l'imballaggio elettronico (MRHIEP) | SEMI E UCLA |
| IN ALTO: Verso l'apertura e la prevedibilità SoC eterogenei | Università di Bologna, ETH Zurigo e UC San Diego |
| Miglioramento della rappresentatività degli intervalli di simulazione per Sistema di memoria cache | Università Complutense di Madrid, imec e KU Leuven |
| Codici svelati: correzione degli errori veloce, robusta e oltre i limiti per DRAM | Rambus |
| Misurazione delle proprietà elettriche nei dispositivi a semiconduttore mediante STEM pixelato e olografia elettronica fuori asse (o raggi convergenti vs. onde piane) | CEA-LETI presso l'Università Grenoble Alpes e l'EPFL |
| Accoppiamento di superscambio di qubit donatori in silicio | Università del Nuovo Galles del Sud |
| AssertLLM: generazione e valutazione di asserzioni di verifica hardware dalle specifiche di progettazione tramite Multi-LLM | Università di Scienza e Tecnologia di Hong Kong |
| Giunzioni tunnel magnetiche CoFeB/MgO a singolo nanometro con elevata ritenzione e capacità ad alta velocità | Università di Tohoku, Université de Lorraine e Inamori Research Institute for Science |
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- Fonte: https://semiengineering.com/chip-industry-technical-paper-roundup-feb-13/
