अधिक फ़ंक्शन, अधिक सुरक्षा जोखिम, और आईपी और 7nm से नीचे के विभिन्न घटकों का तेजी से जटिल एकीकरण एक कार्यशील चिप को दरवाजे से बाहर निकालने में लगने वाले समय और प्रयास को बढ़ा रहा है। इनमें से कई उपकरणों में, चिप पर नेटवर्क विभिन्न घटकों के बीच गोंद है, लेकिन यह SoC के कुल क्षेत्रफल का 10% से 12% तक ले सकता है। आर्टेरिस आईपी में उत्पाद विपणन के उपाध्यक्ष एंडी नाइटिंगेल, एनओसी क्षेत्र को छोटा करने, सुरक्षा में सुधार करने और बाजार में समय कम करने के बारे में बात करते हैं।
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एड स्पर्लिंग
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- स्रोत: https://semiengineering.com/physically-aware-nocs/
