Depuis plus de 65 ans, le Réunion internationale IEEE sur les dispositifs électroniques (IEDM) est le forum mondial de premier plan pour rendre compte des avancées technologiques dans les domaines de la technologie, de la conception, de la fabrication, de la physique et de la modélisation des semi-conducteurs et des dispositifs électroniques. Au moment où je publie ceci, la conférence est en cours à San Francisco et Intel présente une série d'avancées inédites pour étendre la loi de Moore. La palette d'innovations présentée lors de la conférence ouvre une nouvelle voie vers la mise à l'échelle verticale des appareils, ouvrant la possibilité d'un billion de transistors sur un boîtier d'ici 2030. Il s'agit d'une histoire en plusieurs parties. Voici les détails de la façon dont Intel présente une nouvelle innovation en matière de mise à l'échelle verticale des transistors à l'IEDM.

L'Impact

Tout le monde connaît l'incroyable mise à l'échelle exponentielle apportée par la loi de Moore au cours des 50 dernières années. Nous avons également constaté récemment un ralentissement des effets monolithiques de la loi de Moore. La conception multi-puces s’ajoute désormais aux augmentations exponentielles de densité sur lesquelles l’industrie s’appuie. Mais ce n'est pas toute l'histoire. Il s’avère que la mise à l’échelle de la densité des transistors sur puce est bien vivante et constitue un contributeur clé à la santé de l’industrie des semi-conducteurs.

Et Intel, berceau de la loi de Moore, ouvre la voie en matière d'innovation qui alimente tous les deux tendances monolithiques et multi-matrices. Dans le domaine de l'emballage avancé pour alimenter la conception multi-puces, vous pouvez en savoir plus sur L'innovation d'Intel avec les substrats en verre ici. Le sujet de cet article est ce que fait Intel pour alimenter l’autre tendance : la mise à l’échelle des transistors monolithiques. C'est une histoire d'innovation dans l'axe Z ; comment empiler les appareils les uns sur les autres pour en fournir davantage dans la même zone.

Il s’avère qu’il y a ici deux obstacles fondamentaux à surmonter. Tout d'abord, comment empiler les périphériques CMOS pour offrir des caractéristiques fiables et hautes performances. Et deuxièmement, comment alimenter ces appareils sans réduire la fiabilité et les performances. Cette semaine, une série de présentations à l'IEDM présentent plusieurs innovations qui répondent à ces problèmes. Voici quelques détails…

Un aperçu des annonces d'Intel

J'ai eu la chance d'assister à un briefing pré-IEDM au cours duquel certains chercheurs avancés d'Intel ont présenté en avant-première ce qui était présenté à l'IEDM. Ce qui suit est un résumé de leurs commentaires.

Le premier à parler fut Paul Fisher, directeur de la recherche sur les composants de traitement des puces à méso-échelle chez Intel. Paul a commencé par une introduction au groupe de recherche sur les composants. Il a expliqué que cette organisation est chargée de fournir des options révolutionnaires en matière de processus et de technologies d'emballage qui font progresser la loi de Moore et permettent les produits et services Intel. Certaines des recherches menées par ce groupe et qui ont trouvé leur place dans les produits commerciaux Intel incluent le silicium contraint, la grille métallique à haute teneur en K, le transistor FinFET, la technologie Power Via et le RibbonFET. La liste est bien plus longue – assez impressionnante.

Une autre caractéristique remarquable de cette organisation est l’étendue de sa collaboration mondiale. Au-delà des agences gouvernementales américaines, Paul a expliqué que le groupe collabore également avec des consortiums du monde entier tels que Imec, Leti, Fraunhofer et d'autres en Asie. Le groupe parraine également directement des travaux universitaires et encadre d'autres programmes par le biais d'organisations telles que la Semiconductor Research Corporation (SRC). Le groupe travaille également avec l'écosystème des semi-conducteurs pour garantir la disponibilité des équipements et des processus nécessaires aux nouveaux développements.

Paul a ensuite préparé le terrain pour les trois briefings qui ont suivi. Le premier traitait des innovations en matière de fourniture d’énergie par l’arrière. Le second traitait de la mise à l’échelle et de l’interconnexion tridimensionnelles des transistors. Et le troisième présentait les avancées en matière de fourniture d'énergie sur puce à l'aide du nitrure de gallium (GaN). Ces trois domaines sont résumés dans le graphique du haut de cet article.

Le prochain à prendre la parole fut Mauro J. Kobrinsky, Intel Fellow, directeur du développement technologique des nouvelles structures et architectures d'interconnexion. Mauro a commencé par expliquer que le routage de puissance important et à faible résistance est en concurrence avec le routage de signal fin et à faible capacité. Le résultat est un compromis entre densité et performances. Une avancée significative qui réduit ce problème est la fourniture d’énergie par l’arrière. Grâce à cette approche, le routage de l'alimentation électrique peut être effectué à l'arrière de l'appareil, libérant ainsi un espace critique sur la face avant pour un routage du signal plus optimal.

Mauro a expliqué que la technologie Power Via d'Intel entrera en production en 2024, ce qui ouvrira de nouvelles options pour la fourniture d'énergie par l'arrière. Des recherches supplémentaires seront également présentées, qui porteront la fourniture d'énergie par l'arrière à un nouveau niveau. Cela inclut le développement de contacts arrière pour permettre à l'alimentation d'être délivrée par l'arrière tandis que les signaux sont délivrés par l'avant de l'appareil.

Mauro a également discuté des améliorations critiques en cours pour le routage des périphériques empilés. Les appareils empilés présentent un ensemble unique de défis en matière de routage de l'alimentation et du signal. Dans le domaine des signaux, de nouvelles approches pour la connexion épi-épi et grille-porte doivent être développées et cela fait partie des recherches évoquées par Mauro.

Après Mauro, Marko Radosavljevic, ingénieur principal chez Intel discuté de la mise à l'échelle et de l'interconnexion tridimensionnelles des transistors. Essentiellement, ce qui vient après RibbonFET. Marko a expliqué que les premiers résultats de l'empilement de périphériques ont été présentés par Intel à l'IEDM en 2021.

Ce qui sera présenté à l'IEDM cette année est la mise en œuvre d'une configuration de dispositifs NMOS et PMOS RibbonFET empilés verticalement avec Power Via et des contacts directs à l'arrière du dispositif avec un pas poly de 60 nm. L'onduleur compact qui en résulte présente d'excellentes caractéristiques de performance, ouvrant la voie à une utilisation plus répandue de l'empilage vertical d'appareils.

Le dernier intervenant était Han Wui, ingénieur principal, recherche sur les composants chez Intel. Han a discuté de nouvelles approches en matière de fourniture d'énergie sur puce. Il a expliqué qu'Intel avait proposé le premier pilote d'alimentation MOS en 2004. Ce dispositif, souvent appelé DrMOS, est désormais utilisé dans une grande variété de produits.

Han a poursuivi en expliquant que les dispositifs en nitrure de gallium, ou GaN, sont aujourd'hui populaires pour les applications à haute tension, comme les appareils de 200 volts présents dans de nombreuses « briques » de chargement d'ordinateurs portables. Il s'avère que le GaN présente des performances bien supérieures à des tensions inférieures (48 volts et moins) par rapport aux dispositifs d'alimentation CMOS.

Lors de l'IEDM de cette année, Han a expliqué qu'Intel présenterait la première mise en œuvre d'un processus intégrant des dispositifs CMOS avec des dispositifs d'alimentation GaN sur une tranche de 300 mm. Baptisée DrGaN, Han a expliqué que cette technologie ouvrira de nouveaux niveaux de performances et de densité pour les conceptions futures en intégrant des pilotes CMOS avec des dispositifs d'alimentation GaN hautement efficaces sur la même plaquette.

Pour apprendre plus

Vous pouvez avoir une vue plus large des performances d'Intel innovation en matière d'appareils et de processus ici. Et c'est ainsi qu'Intel présente une nouvelle innovation en matière de mise à l'échelle verticale des transistors à l'IEDM.

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• La source: https://semiwiki.com/events/339045-iedm-buzz-intel-previews-new-vertical-transistor-scaling-innovation/